本帖最后由 ottomia 于 2011-11-24 17:17 编辑
今天在使用xilinx的FIFO IP核的时候，发现这个独立的时钟信号（wr_clk和rd_clk）不能任意修改频率值。如下：
file:///C:/Documents%20and%20Settings/ottomia/Application%20Data/Tencent/Users/544617299/QQ/WinTemp/RichOle/7(UN`8AOLJ4AS@AWC$~4B}A.jpg
上面显示的是1Mhz，如果我外部输入的是80Mhz,那对于这个IP核能否正常使用呢？谢谢！ |
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