LVDS 信号的CLK信号产生辐射干扰,应该怎么处理

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 楼主 | 2019-11-22 17:47 | 显示全部楼层 |阅读模式
LVDS 信号的CLK信号产生辐射干扰,CLK信号为60MHz,倍频以后,过不了EMC,同时干扰其他高频接收件

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 楼主 | 2019-11-22 17:50 | 显示全部楼层
请大神们帮我看看。应该怎弄,我在CLK信号上串了300R@100MHz的磁珠;但是效果不明显
WeChat Image_20191122174851.png

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| 2019-11-23 14:22 | 显示全部楼层
应该是时钟的环路面积大,另外芯片电源去耦不好

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 楼主 | 2019-11-23 16:43 | 显示全部楼层
yuyuyayamtw 发表于 2019-11-23 14:22
应该是时钟的环路面积大,另外芯片电源去耦不好

芯片是MTK ,8227L,内部是按MTK原厂的来设计的。我们只是改外围,时钟环路是指的连接器两端的端接电阻是吧,靠近芯片这边原来的电路上是没有加的,后来加了也没有什么太大的改善。

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| 2019-11-24 22:02 | 显示全部楼层
你可以 在 LVDS的 时钟和 数据线上串些 小电阻     图上显示的是每个 超标的 频点附近的底噪 都会大  而且有毛刺 个人觉得  是 数据线上的  你只是说出了 测试结果 但是没有 PCB
图 和 结构  所以你只能减小环路的电流来减小 辐射

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 楼主 | 2019-11-25 10:32 | 显示全部楼层
8227L的核心板部分是方案公司画的。我们只是在外围增加部分,我看过核心板,信号从主芯片出来,走的是元件层,中间有隔地,有串磁珠,然后所有信号给都要打过孔到最底层,放测试点,到接口处。之前我们在应用的时候没有增加电阻,和磁珠,后面用过共模电感(121R),没有效果。所以就问了方案公司,增加了磁珠,增加了端接电阻,和CLK信号对地电容,只是有一点点的好转,还是过不了测试。
一会我看看能否把核心板拍一些照片传上来。
谢谢帮我分析。

PCB 板图

PCB 板图

原理 图

原理 图

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 楼主 | 2019-11-25 10:40 | 显示全部楼层
我想了解如何去减小这个环路的电流呢

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 楼主 | 2019-11-25 10:45 | 显示全部楼层
这个是核心板出来的LVDS信号的图片。请大神们帮我看看,有没有什么办法在外面改善。叩谢了

背面,紧贴大板子的一面

背面,紧贴大板子的一面

元件面

元件面

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| 2019-11-25 13:39 | 显示全部楼层
每组差分两边应包地,并每隔1-2cm打地过孔,最重要的是参考平面完整,没有跨分割

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| 2019-11-25 22:10 | 显示全部楼层
你在电源滤波后面加个磁珠看看 100Mhz以上的底噪能不能降一些。另外在这些信号线相关的电源上加些1nf或10nf的电容试试,另外就是上楼说的包地

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| 2019-11-26 14:22 | 显示全部楼层
yuyuyayamtw 发表于 2019-11-25 13:39
每组差分两边应包地,并每隔1-2cm打地过孔,最重要的是参考平面完整,没有跨分割 ...

我觉没必要每对差分都包地,但是CLK这对要是要包地的。

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| 2019-12-5 12:58 | 显示全部楼层
这种问题最核心不是在主板的PCB走线,是LVDS的线材和TCON板以及source板这几点上

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