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fpga LVDS接口数据眼图异常

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shisizai|  楼主 | 2020-1-10 13:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, LVDS接口, 信号, 信号完整性, 测试方法

在测试FPGA与phy间的信号完整性时，发现眼图质量有问题，图形如下

测试方法如下图，已经很靠近接收端了，而且fpga内部使能了100欧匹配

实在不知道这个问题是如何产生的，请各位大神指导！


微信图片_20200110113158.jpg (209 KB )

微信图片_20200110113158.jpg

微信图片_20200110113137.jpg (484.13 KB )

微信图片_20200110113137.jpg

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沙发
3431409197| | 2020-1-10 15:03 | 只看该作者
看波形是有反射产生，应该是阻抗不匹配吧，看PCB上面不是有 串联电阻吗？可以调整阻值试试看

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