我写了一段vhdl程序，想在vivado上进行时序仿真，可是提示[VRFC 10-718] formal port <d_in> does not exist in entity <\TOP_QSN_model\>. Please compare the definition of block <\TOP_QSN_model\> to its component declaration and its instantion to detect the mismatch.这是顶层文件的实体部分：
这是tb文件的声明、例化部分：
这段程序在进行功能仿真时没有问题，但是在时序仿真时出现了问题，提示tb文件中的输入端口d_in和d_out在顶层文件中不存在，请问这是什么原因？
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