21ic电子技术开发论坛 › 已关闭版块 › ZLG › 接口时序问题
返回列表 发新帖我要提问

[Actel FPGA] 接口时序问题

[复制链接]
2162|3
 楼主| feiyan2005 发表于 2011-11-30 21:22 | 显示全部楼层 |阅读模式
接口时序, Libero, timer, TI
最近要写一个报告，要求给出最大，最小，典型工况下的接口时序，弱弱的问下，接口时序主要指哪些方便？是用工具分析出来的还是怎么弄的？需要什么工具？libero里面的timer能分析出来么？请高手指点
回复

收藏 举报

相关帖子
rebewn 发表于 2011-12-2 12:59 | 显示全部楼层
帮你顶顶     我也想学习一下
回复

收藏 举报

娃娃啊哇 发表于 2011-12-2 15:58 | 显示全部楼层
你是指什么接口时序？
回复

收藏 举报

xinchen 发表于 2011-12-2 16:53 | 显示全部楼层
楼主能说明白一点嘛
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

feiyan2005

2

主题

8

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部