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求教，ISE怎么例化子模块

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楼主
panhaojie|  楼主 | 2011-12-2 12:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
se
如题，我在ISE中怎么样才在如下的例子中调用子程序啊

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沙发
明空| | 2011-12-3 23:34 | 只看该作者
打开个example 看看吧，ise里面带很多例子的

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板凳
GoldSunMonkey| | 2011-12-3 23:35 | 只看该作者
;P什么语言～

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地板
明空| | 2011-12-3 23:35 | 只看该作者
不管啥语言，example中都有

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5楼
GoldSunMonkey| | 2011-12-3 23:36 | 只看该作者
VHDL:
component〈元件实体名〉
prot（〈元件端口信息，同该元件实现时的实体的port部分〉）；
end compnent；
—元件例化：
〈例化名〉：〈实体名，即元件名〉port map（〈端口列表〉）；

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6楼
GoldSunMonkey| | 2011-12-3 23:39 | 只看该作者
Verilog：
定义模块 :
                    module  Design(端口1，端口2，端口3……);
     1）引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名。
Design u_1(u_1的端口1，u_1的端口2，u_1的端口3，u_1的端口……)；//和Design对应

     2）引用时用 “ . ” 符号，标明原模块定义时规定的端口名：
                            Design u_2(  .(端口1(u_1的端口1),
                                                    .(端口2(u_1的端口2),
                                                    .(端口3(u_1的端口3),
                                                                             ……   );

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7楼
Oxygen.Chu| | 2011-12-4 22:53 | 只看该作者
现在FPGA的书比地摊上的小说都多，随便找一本来读读啊~~

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8楼
ooljo| | 2011-12-5 07:04 | 只看该作者
是嘛

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9楼
ooljo| | 2011-12-5 07:05 | 只看该作者
我回去也找找看

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10楼
panhaojie|  楼主 | 2011-12-25 10:08 | 只看该作者
恩，谢谢GoldSunMonkey详细回答

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11楼
amini| | 2011-12-25 14:48 | 只看该作者
;P 7# Oxygen.Chu

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12楼
GoldSunMonkey| | 2011-12-25 16:00 | 只看该作者
恩，谢谢GoldSunMonkey详细回答
panhaojie 发表于 2011-12-25 10:08

不客气～～

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13楼
GoldSunMonkey| | 2011-12-25 16:00 | 只看该作者
;P  7# Oxygen.Chu
amini 发表于 2011-12-25 14:48

笑什么？

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