DSP工作频率约为1000MHz，处理器需要具有4路SRIO接口，模式为lx,
通信速率不低于1.2_SGbps, SRIO时钟为12_SMHz; 2个处理器的SRIO接口两路
内部互联，一路进行通信，另一路提供备份，对外连接两路SRIO网络接口，与外
部通信;
DSP配置一片FLASH(容量>512Mbit, 64x8 Mbit)用于数据存储和DSP的
加载、2片DDR2-533(容量>64MByte，两片16x 16Mbit拼为32位宽)用于扩展
RAM, 1片FRAM(容量>128KB ) ;
2颗DSP数据线均采用32bit位宽数据总线与FPGA互联，4路中断和2路GPIO
接入FPGA, 2颗DSP通过SRIO总线或FPGA内部定制的DRAM进行数据交互;
FPGA 1既连接DSP1的数据及读写总线，又连接DSP2的数据和读写总线，
实现两片DSP间的数据交换;
2颗DSP的EM IF总线与各自通道的FPGA连接，可实现 DSP与FPGA的数
据交换，协同进行数据处理;
DSP挂接的FLASH和DSP挂接的FRAM均支持远端(板外)Rapid IO总线
的程序动态重构和升级，包括对整个FLASH程序段的擦写、更新或分段擦写、更
新;
2颗DSP均具有休眠模式，可以通过指令进入休眠或唤醒状态，2颗DSP可
通过CPLD软复位FPGA，并通过I/O口外接发光管，指示处理器工作状态;
2颗DSP单独挂接JTAG口，可以对各DSP在线仿真、调试和程序加载、固
化、擦写等;
2个处理器分别处理1路RS48_5总线数据，接入背板插座，完成调试时和音
频处理板通信，串并转换用FPGA实现;
2颗DSP通过I/O外接发光二极管，指示DSP工作状态。
|
楼主
