一个脉冲当十个用

2万 · 2020-2-23 12:38

本人目前用XCLKIN外部时钟功能做脉冲的输入，我想实现的是来一个脉冲当十个脉冲用，并且这十个脉冲周期均分这一个脉冲，也就是所谓的倍频。一边的倍频是CPLD做，但若在输入前端加一个CPLD的话，那成本就增加了好多，求idea!

1万 · 2020-2-23 12:40

实际上这就是5倍频。
2812PLL时钟是这么计算的：CLKIN=(OSCCLK * N)/2 ，其中OSCCLK为晶振30MHz，N为设定的倍频数。
所以你要设定N为5的话，最后系统时钟就是75MHz了

1万 · 2020-2-23 12:41

这个一般使用PLL做吧

2万 · 2020-2-23 12:43

应该是使用锁相环技术做出来的一般的响应不了这么快的速度

1万 · 2020-2-23 12:44

如果倍频后不超过DSP最大的工作频率的话，就可以设置寄存器进行配置。如果外部晶振是30M的话，对DSP2812来说，就不可能实现10倍频，10倍频后又要进行2分频。
SysCtrlRegs.PLLCR = 0xA; ///0000 1010 CLKIN = (OSCCLK * 10.0)/2
SysCtrlRegs.HISPCP.all = 0x0001; //1表示2的一次方即高速时钟为：(OSCCLK*10)/2
SysCtrlRegs.LOSPCP.all = 0x0002; //2表示2的二次方即高速时钟为：(OSCCLK*10)/4
上面是进行配置的，被超过150M的话就随便配吧

2万 · 2020-2-23 12:46

FPGA有倍频的。

1万 · 2020-2-23 12:49

怎么不使用外部的晶振呢？

1万 · 2020-2-23 12:51

只能通过PLL实现。

只看该作者 · 2020-2-23 12:53

不一定是倍频的。

2万 · 2020-2-23 12:54

这个实现不了吧，10倍的太快了。

2万 · 2020-2-23 12:56

PLL就可以实现。

1万 · 2020-2-23 12:57

外部的晶振可以提供很大的频率。

1万 · 2020-2-23 13:06

你需要多大的晶振？

2万 · 2020-2-23 13:07

可以选择大晶振，然后分频。

2万 · 2020-2-23 13:09

可以尝试FPGA的PLLIP核

2万 · 2020-2-23 13:11

唉，还是没有什么结果，算了，多谢大家啦

一个脉冲当十个用

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