[IoT技术交流] DSP和FPGA的时钟信号如何产生?

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 楼主| xia00 发表于 2020-2-23 20:48 | 显示全部楼层 |阅读模式
我做的一个基于DSP的系统中,DSP做主处理器,控制着整个系统,包括信号处理,整体调度等;选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率,FPGA需要25M或一下的时钟输入。

我的问题是DSP和FPGA的时钟信号如何产生?
hfdy01 发表于 2020-2-23 20:50 | 显示全部楼层
如果可以是否影响时钟信号的质量?
CallReceiver 发表于 2020-2-23 21:00 | 显示全部楼层
如果分别用一块晶振的话,对真个系统的时序控制是否会有影响?
boy1990 发表于 2020-2-23 21:05 | 显示全部楼层
如果分别用一块晶振的话,对真个系统的时序控制是否会有影响?
androidbus 发表于 2020-2-23 21:10 | 显示全部楼层
都可以,关键是时钟同步问题。试试用一个晶振吧!
litengg 发表于 2020-2-23 21:13 | 显示全部楼层
不用缓冲时不行的,回带来很多意想不到的后果,建议加个时钟芯片
qiangweii 发表于 2020-2-23 21:16 | 显示全部楼层
系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片;
laozhongyi 发表于 2020-2-23 21:19 | 显示全部楼层
单一时钟信号时,选择晶体时钟电路;
Edisons 发表于 2020-2-23 21:20 | 显示全部楼层
多个同频时钟信号时,选择晶振;
_gege 发表于 2020-2-23 21:23 | 显示全部楼层
尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性
Mozarts 发表于 2020-2-23 21:24 | 显示全部楼层
C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;
bbapple 发表于 2020-2-23 21:26 | 显示全部楼层
VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路。。
handleMessage 发表于 2020-2-23 21:28 | 显示全部楼层
同步时钟是很复杂的啊。。
zhouhuanの 发表于 2020-2-23 21:30 | 显示全部楼层
最好是用高性能的时钟buffer。。。
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