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1.testbench在写代码时应该没有端口吧,但是当把编译成功的testbench模块仿真时，object窗口里根本没有ports,wave窗口里也就没有波形。<br />是不是编写testbench module时加上个空括号？<br />2.仿真时workspace下面有一排：project,library,sim,Files,Memories按钮。<br />我的代码里明明用reg [] ram1[] 定义了ram,为什么memories里是空的？请把您能猜到的所有可能性都说出来吧（我是初学者）。鄙视我几句都可以，千万别不理我啊！！！！谢谢了！！！<br />
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楼主
