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[FPGA]

simulink生成的vhdl文件，在工程里面单独生TCL不能用modelsim仿真

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zzzc41|  楼主 | 2020-3-11 22:32 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
仿真, VHDL, modelsim, tcl, SIMULINK
本帖最后由 zzzc41 于 2020-3-11 22:36 编辑

我用的是quartus II17.1，matlab，dspbuilder版本都对，但是用simulink做好模型后生成的vhdl文件，虽然在simulink里面可以直接生成tcl文件在modelsim里面仿真，但是VHDL文件在quartus里面，另外生成testbench，去不能用modelsim仿真了，错误就是图片里面。添加库好像也没用


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沙发
zzzc41|  楼主 | 2020-3-11 22:37 | 只看该作者
求大伙帮帮忙呀

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