本帖最后由 huafeidaosui 于 2020-3-26 17:26 编辑
近期在移植IMX6Q的开发板，但是在处理4片DDR3的layout的上遇到了一些问题还望大家帮忙解惑！如下图所示是开发板中采用的ddr3的拓扑结构。其中设置等长规则时候采用的方案是
1、分组走线其DRAM_D0:7 DQM DQS DQS_B64位数据位分为8组做等长，误差控制在±5mil； 2、地址线，控制线分为一组等长处理，具体处理方式如下所示： l 地址线C与D点到4片DDR3的A0-A15、CAS、CS0、ODT0、RAS、SDBAO、SDBA1、SDBA2、CKEN、WE做等长，保证C点与D点分别到4片DDR的距离等长，控制误差±5mil; l A0与A15地址线处理时候做到BC=BD误差控制在3mil； 综合以上的一些规则，可以保证地址线和控制线在B点以后保证等长，但是在AB段就不能保证等长了；
这一条规则 sdclk1 从跨接电阻后-90mil与地址线A7整个网络做等长，
综合所有的规则没有设置地址与控制线的等长规则，实际的误差也在600mil左右，求解答！
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