PLL锁相环的认识

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 楼主| merry_zsp 发表于 2020-3-29 15:45 | 显示全部楼层 |阅读模式
一、为什么芯片内部需要设计一个PLL
对于芯片工作时需要我们提供时钟,因此我们需要输入给芯片的时钟必须确保时钟的幅值(VPP)、相位、频率均要满足芯片的要求。以单片机为例,选取的晶振为24MHZ,为何里面的总线的频率、CPU工作频率能够达到72MHZ,这就是PLL的作用。



 楼主| merry_zsp 发表于 2020-3-29 15:46 | 显示全部楼层
二、组成部分及工作原理;
主要由三部分组成;相位鉴别器(PD) 为相位、频率比较器、低通滤波器(LPF)、VCO压控振荡器(VCO);VCO的作用是根据电压值输出不同的震荡频率。
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工作过程如下:
过程1:当没有基准频率输入时,经过LPF(低通滤波)输出为0,VCO按其固有频率震荡f1,fout=f1;
过程2:开始fout为f1,当fref频率输入,PD检查出参考频率和f1的相位差,输出为交流信号,经过LPF(低同滤波)变为直流信号,在输入到VCO(压控震荡器)得到f2。VCO一般通过控制电压来控制变容二极管来调节频率
过程3:f2经过分频器(可以倍频和分频)频率变为f3,f3与fref同时输入到PD得出参考频率fref与f3之间的相位差,经过LPF(低通滤波)输出电压差在通过VCO ,从而保证输出f4.
过程4:不断重复过程2和过程3的步骤,一直到fref=fout后,PD输出端为高阻态,使PLL环路LOCK,保持输出频率为fout;


 楼主| merry_zsp 发表于 2020-3-29 15:46 | 显示全部楼层
三、PD工作过程:
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PLL工作程
假设fr>fo时,也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD会如图2所示,产生正脉波信号,使VCO的振荡器频率提高。相反地,如果fr<fo时,会产生负脉波信号。


 楼主| merry_zsp 发表于 2020-3-29 15:47 | 显示全部楼层
四、LFP;
根据fref的频率(基波),fout为(多次谐波),故PLL即为输出谐波(倍频)所以滤波限制为选择大约为基准频率的周期(1/fr)的数百倍。在此选择约为数十mS。


 楼主| merry_zsp 发表于 2020-3-29 15:48 | 显示全部楼层
五、VCO
压控振荡器就是在震荡电路中采用变容二极管、二极管的容量受LFP滤波后输出的直流电压控制,所以当电压变化,电路的震荡频率紧跟着改变。


labasi 发表于 2020-4-7 14:08 | 显示全部楼层
非常感谢楼主分享
paotangsan 发表于 2020-4-7 14:08 | 显示全部楼层
非常感谢楼主分享
renzheshengui 发表于 2020-4-7 14:09 | 显示全部楼层
非常感谢楼主分享
wakayi 发表于 2020-4-7 14:09 | 显示全部楼层
非常感谢楼主分享
wowu 发表于 2020-4-7 14:09 | 显示全部楼层
非常感谢楼主分享
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