[verilog]

求助!第一次写测试文件,请教大神哪里出问题了?

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胖娃娃|  楼主 | 2020-4-7 21:56 | 显示全部楼层

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玄德| | 2020-4-9 11:41 | 显示全部楼层

确实看不出来什么毛病。
但第一步,复位,data_out <= 0,都没有实现。
这样吧,你把复位信号的负脉冲展宽,比如 20、50,
先解决 data_out 的复位问题。


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玄德| | 2020-4-9 11:44 | 显示全部楼层
有可能取波形的时候,data_out 的位置不对。
看看还有没有同名的变量,也拖到波形里。

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胖娃娃|  楼主 | 2020-4-9 15:43 | 显示全部楼层
玄德 发表于 2020-4-9 11:44
有可能取波形的时候,data_out 的位置不对。
看看还有没有同名的变量,也拖到波形里。

还真是,我把U1的date_out加到波形就有,测试代码的date_out就没有,这是为啥呢
7Q6ZQ5M4SKI}SWR97O5$O{T.png

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玄德| | 2020-4-9 16:22 | 显示全部楼层
胖娃娃 发表于 2020-4-9 15:43
还真是,我把U1的date_out加到波形就有,测试代码的date_out就没有,这是为啥呢
...


两个同名变量,一个在U1里,一个在testbench里。

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胖娃娃 2020-4-9 17:16 回复TA
OKok明白了谢谢大哥 
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