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急急急！！FPGA管脚锁定问题。。。

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楼主
YJH眼睛|  楼主 | 2011-12-10 20:46 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, 管脚, 定时, 总线, 编译
我是初学FPGA软件，我已经将图形输入，然后再进行编译，都通过了，就差下载了，不过，我在管脚锁定时为什么只能出现几个输入输出脚，其他的管脚不能显示？
出现如图所示：输入还有ena，输出是还差两个总线q【7..0】和q【15..8】

管脚.JPG (60.76 KB )

输入还有ena，输出是两个总线q【7..0】和q【15..8】

输入还有ena，输出是两个总线q【7..0】和q【15..8】

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沙发
YJH眼睛|  楼主 | 2011-12-10 20:49 | 只看该作者
说明，我已经将所有管脚PIN出来了，就只能出现这个:'(

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板凳
nebula9| | 2011-12-13 20:34 | 只看该作者
管脚是需要自己在写好程序并编译后，自己再一个一个配置的...

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地板
summerxue| | 2011-12-13 21:23 | 只看该作者
如果有些管脚没有用到，会被优化掉的。

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5楼
wany1028| | 2012-3-5 11:16 | 只看该作者
应该是管教编译时出了问题

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6楼
dong_dt| | 2012-3-21 16:16 | 只看该作者
你将最新的工程综合了没？

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7楼
entertop| | 2012-3-22 19:04 | 只看该作者
没有使用的管脚会被优化掉。你可以把输入输出管脚设定为1,0，先简单判断一下。

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8楼
viatuzi| | 2012-3-22 23:11 | 只看该作者
把程序贴出来看看

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