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DDR3设计问题关脚预留能否使用

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liubo0702|  楼主 | 2020-4-20 17:48 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
DDR3, mt, AC, 内存, 芯片
本帖最后由 liubo0702 于 2020-4-20 17:52 编辑

   MT41K512M16HA-125 IT:A-BTR       MT41K128M16JT-125 IT:K

各位大佬好，本想设计一个8G内存的DDR3，器型号为MT41K512M16HA-125 IT:A-BTR，但是后续也想更换为型号为MT41K128M16JT-125 IT:K（2G内存）,两者的区别在于地址线不一样，如果我按照8G的设计，地址线为0-15，如果我焊接为2G的芯片，里面有几个地址线为NC（M7以及T7），这样会不会有影响，请各位大佬指导一下!!!!
  更换的目的就是为降成本。

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沙发
雪夜虫子| | 2020-4-21 10:22 | 只看该作者
不会影响。
我们以前有设计考虑将来扩展，将大容量使用的高位地址线引出来过。低容量的就那么用着，没有任何影响。FPGA里不管它就行。

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评论
雪夜虫子 2020-4-21 10:40 回复TA
我们之前是用2Gb的颗粒，但保留4Gb扩展能力。就是多引一根地址线。2Gb用着没毛病。 
板凳
liubo0702|  楼主 | 2020-4-24 16:00 | 只看该作者
雪夜虫子 发表于 2020-4-21 10:22
不会影响。
我们以前有设计考虑将来扩展，将大容量使用的高位地址线引出来过。低容量的就那么用着，没有任 ...

好的  感谢感谢！

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地板
a422877308| | 2020-5-4 18:41 | 只看该作者
学习一下，请问在设计中你们只是确保布线等长就可以了么，有没有进行DDR的信号完整性仿真？

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5楼
liubo0702|  楼主 | 2020-5-7 17:42 | 只看该作者
a422877308 发表于 2020-5-4 18:41
学习一下，请问在设计中你们只是确保布线等长就可以了么，有没有进行DDR的信号完整性仿真？ ...

我没有仿真，就是按照DDR3的相关要求进行设计的，目前板子还在打样中

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