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Verilog新手求助

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楼主
贤达|  楼主 | 2020-5-1 15:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, des, se, top, 小程序
本帖最后由 贤达 于 2020-5-1 15:32 编辑

写了一个状态机的小程序，但编译的时候出现的错误我实在是看不出哪里有问题C:\Users\97418\Desktop\微信截图_20200501151418.png

微信截图_20200501151433.png (73.71 KB )

系统报错

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相关帖子
沙发
贤达|  楼主 | 2020-5-1 15:31 | 只看该作者

verilog新手求助

本帖最后由 贤达 于 2020-5-1 15:33 编辑

谢谢

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板凳
zhangmangui| | 2020-5-2 11:31 | 只看该作者
next_state=***有问题
应该是next_state<= ***

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地板
1223657347| | 2020-5-3 16:10 | 只看该作者
case分支中，需要要begin end包裹起来。因此改成
begin
next_state=xxx;
outc<=xxx;
outd<=xxx;
end

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5楼
雷北城| | 2020-5-4 16:55 | 只看该作者
你可以看一下这个，我的学习资料，讲得很不错！

至芯科技贺磊老师状态机讲解.pdf

1.18 MB

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