21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › Verilog新手求助
返回列表 发新帖我要提问

[FPGA] Verilog新手求助

[复制链接]
1125|4
 楼主| 贤达 发表于 2020-5-1 15:19 | 显示全部楼层 |阅读模式
verilog, des, se, top, 小程序
本帖最后由 贤达 于 2020-5-1 15:32 编辑

写了一个状态机的小程序，但编译的时候出现的错误我实在是看不出哪里有问题C:\Users\97418\Desktop\微信截图_20200501151418.png

本帖子中包含更多资源

您需要 登录 才可以下载或查看，没有账号？注册

×
回复

收藏 举报

相关帖子
 楼主| 贤达 发表于 2020-5-1 15:31 | 显示全部楼层

verilog新手求助

本帖最后由 贤达 于 2020-5-1 15:33 编辑

谢谢
回复

收藏 举报

zhangmangui 发表于 2020-5-2 11:31 | 显示全部楼层
next_state=***有问题
应该是next_state<= ***
回复

收藏 举报

1223657347 发表于 2020-5-3 16:10 | 显示全部楼层
case分支中，需要要begin end包裹起来。因此改成
begin
next_state=xxx;
outc<=xxx;
outd<=xxx;
end
回复

收藏 举报

雷北城 发表于 2020-5-4 16:55 | 显示全部楼层
你可以看一下这个，我的学习资料，讲得很不错！

本帖子中包含更多资源

您需要 登录 才可以下载或查看，没有账号？注册

×
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

贤达

1

主题

2

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部