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verilog中的井号

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楼主
274643473|  楼主 | 2011-12-15 16:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, TE, meter, tc, verilog代码
大家好问下以下这一段verilog代码中的井号是什么意思？？
是延时的意思吗？
这一段程序是从xilinx提供的一个例程中的，是可以综合的！

前边还有    parameter         Tcq = 1;
rd_intr_state <= #(Tcq) `BMD_INTR_RD_RST;

谢谢

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沙发
GoldSunMonkey| | 2011-12-15 20:43 | 只看该作者
等待各Tcq个时钟单元。

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板凳
274643473|  楼主 | 2011-12-19 16:07 | 只看该作者
我用modelsim看了一下并不是等待时钟，而是等待那么多的延时，我想问一下这里是可以综合的吗？


2# GoldSunMonkey

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地板
GoldSunMonkey| | 2011-12-19 21:18 | 只看该作者
哦，我对VERILOG不熟，大约是那个意思。
我个人经验觉得肯定不可以综合。怎么可以这么写呢？

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5楼
iim| | 2011-12-20 10:21 | 只看该作者
延时赋值，只对仿真有效

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6楼
GoldSunMonkey| | 2011-12-20 21:30 | 只看该作者
是的：）

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7楼
dan_xb| | 2011-12-21 11:10 | 只看该作者
这个是不可综合的

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8楼
GoldSunMonkey| | 2011-12-21 23:54 | 只看该作者
;P嘿嘿，看专家来了

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9楼
小侠| | 2011-12-22 11:47 | 只看该作者
楼上的厉害啊

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10楼
GoldSunMonkey| | 2011-12-22 23:17 | 只看该作者
:)7楼的更厉害

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11楼
274643473|  楼主 | 2011-12-23 16:05 | 只看该作者
但是这段代码是我在xilinx提供的工程里截下来的一段，，而且我用ISE综合是可以综合通过的。。为什么呢？？

7# dan_xb

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12楼
274643473|  楼主 | 2011-12-23 16:05 | 只看该作者
但是这段代码是我在xilinx提供的工程里截下来的一段，，而且我用ISE综合是可以综合通过的。。为什么呢？？


5# iim

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13楼
XilinxUser| | 2011-12-23 16:53 | 只看该作者
这个在仿真时有效，到了综合阶段就被XST无视掉了。而且也只推荐在仿真testbench里写，试图用他来建模RTL电路是行不通的。

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14楼
GoldSunMonkey| | 2011-12-23 19:05 | 只看该作者
但是这段代码是我在xilinx提供的工程里截下来的一段，，而且我用ISE综合是可以综合通过的。。为什么呢？？


5# iim
274643473 发表于 2011-12-23 16:05

综合后，是按照没有这个#后面的东西运行。

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