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新唐N76E003 ADC 采样时钟问题

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楼主
1.看到官方BSP中,只有多通道采集的demo(ADC_multi_channel)把sys clk做了四分频到了4MHz, 其他的ADC并没有这样设置,请问是为什么?
BSP: N76E003_BSP_Keil_C51_V1.0.6

CKDIV = 0x02;                                                                                                                        // IMPORTANT!! Modify system clock to 4MHz ,then add the ADC sampling clock base to add the sampling timing.

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沙发
antusheng| | 2020-6-7 20:05 | 只看该作者
设置采样时钟呢,其他的估计默认的。

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luckner|  楼主 | 2020-6-8 09:50 | 只看该作者
antusheng 发表于 2020-6-7 20:05
设置采样时钟呢,其他的估计默认的。

当然是设置采样时钟,但是为什么只有这一个做了分频而其他的没有做?是在多通道采集的时候有什么限制吗?

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地板
jasontu| | 2020-6-8 09:57 | 只看该作者
ADC MAX SPEED 380K
内部取样时间是11个CLOCK.

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luckner|  楼主 | 2020-6-8 10:18 | 只看该作者
jasontu 发表于 2020-6-8 09:57
ADC MAX SPEED 380K
内部取样时间是11个CLOCK.

问题在于为什么只有这一个demo这样做了
因为其他的demo有在别的地方处理过了?

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6
banyai| | 2020-6-8 12:26 | 只看该作者
N76E003的ADC是有这个问题,因为它没有分频器,而采样率最大是380kbps,所以时钟最大只能调到4MHz,用ADC时,就得把时钟降下来,不然ADC会不准。其没DEMO没有用到ADC,所以可以在4MHz以上运行,比如16MHz。可以用MS51FB9AE来代替。

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7
luckner|  楼主 | 2020-6-8 14:36 | 只看该作者
banyai 发表于 2020-6-8 12:26
N76E003的ADC是有这个问题,因为它没有分频器,而采样率最大是380kbps,所以时钟最大只能调到4MHz,用ADC时 ...

感谢回复,我主贴可能没描述清楚。是与ADC相关的几个demo中,只有多通道采集的这一个调整了系统时钟,这个才是我问题的关键。

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8
huahuagg| | 2020-6-8 18:55 | 只看该作者
注意到这个是多通道的,而且注释了,说这个非常重要才设置的。

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huahuagg| | 2020-6-8 18:56 | 只看该作者
应该跟多通道有关系。你看例子最后扫描一圈后,又恢复了那个系统时钟频率。

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10
huahuagg| | 2020-6-8 18:57 | 只看该作者
楼主这个问题非常好,我要去下载手册查查 看

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huahuagg| | 2020-6-8 19:08 | 只看该作者
手册中说:当采样时钟设置超过最大值时,采样结果数据为不可预测。

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huahuagg| | 2020-6-8 19:09 | 只看该作者

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huahuagg| | 2020-6-8 19:12 | 只看该作者
那些没有这个设置的例子中采用了延时的手段。你可以注意下。

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huahuagg| | 2020-6-8 19:13 | 只看该作者

例如这个例子。采用的延时

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huahuagg| | 2020-6-8 19:14 | 只看该作者

这个例子同样设置到了4M,因为要低于4.56Mhz才能保证采样有效。

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huahuagg| | 2020-6-8 19:15 | 只看该作者

这个就是你说的那个例子也是设置了4Mhz

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huahuagg| | 2020-6-8 19:17 | 只看该作者
因此并非只有一个例子将系统频率降低到4MHz,来保证ADC采样的。
因为手册说ADC的物理特性采样率为380ksps
又因为是12位的ADC,所以
380K*12==4560KMHz≈4MHz
所以分频方便就采用4MHz,能保证在最大采样速度下运行。

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18
捉虫天师| | 2020-6-10 15:19 | 只看该作者
此贴甚好。。。

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luckner|  楼主 | 2020-6-10 20:31 | 只看该作者
huahuagg 发表于 2020-6-8 19:17
因此并非只有一个例子将系统频率降低到4MHz,来保证ADC采样的。
因为手册说ADC的物理特性采样率为380ksps
...

感谢回复。
也就是说,其他的demo是通过物理延迟来实现内部电容充放电,进而达到了类似最高频率不超过4MHz的效果。换句话说,如果我两个通道采集的间隔足够长,也就不需要考虑这个4MHz的限制了,对吗?

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20
MagicSquare834| | 2020-7-30 10:25 | 只看该作者
huahuagg 发表于 2020-6-8 19:17
因此并非只有一个例子将系统频率降低到4MHz,来保证ADC采样的。
因为手册说ADC的物理特性采样率为380ksps
...

问下为什么是这样算的?

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