求教：组合逻辑电路一旦输入撤销，输出将如何变化？

只看该作者 · 2020-6-19 22:18

本帖最后由 xiaonong 于 2020-6-19 22:19 编辑

组合逻辑电路一旦输入撤销，输出将如何变化？肯定会发生变化，怎样发生变化？？

3万 · 2020-6-22 09:12

这个要看什么样的逻辑电路，带不带锁存、输出带不带上下拉等

只看该作者 · 2020-6-22 20:48

dirtwillfly 发表于 2020-6-22 09:12
这个要看什么样的逻辑电路，带不带锁存、输出带不带上下拉等

我可能问得不太合适，学得概念不太清楚。
我是问：组合逻辑电路一旦输入信号撤销，输出也将没有信号了吗？？

3万 · 2020-6-23 09:06

xiaonong 发表于 2020-6-22 20:48
我可能问得不太合适，学得概念不太清楚。
我是问：组合逻辑电路一旦输入信号撤销，输出也将没有信号了吗？ ...

请提供具体的组合逻辑电路，具体问题具体分析。
还有，你所谓的输出和输入信号是指高电平，还是低电平？撤销输入，你是指悬空输入引脚吗？

只看该作者 · 2020-6-30 22:55

组合逻辑电路应该是理想状态的逻辑电路，没有逻辑延迟。只要从输入到输出逻辑运算就可以了，因果关系只是输入到输出。输入撤销，不代表电路输入没有确定状态，输出也会有确定状态。

只看该作者 · 2020-7-13 07:00

xiaonong 发表于 2020-6-22 20:48
我可能问得不太合适，学得概念不太清楚。
我是问：组合逻辑电路一旦输入信号撤销，输出也将没有信号了吗？ ...

输出一定有信号，因为激励信号撤除后，输入端口在外接电路悬空状态时，端口本身也存在逻辑状态，必然有对应关系的输出。既然有电路，就一定有输出，哪怕输出是“悬空”，也是输出。