晶振的布线问题

登录 · 发表于 2011-12-24 18:37

小弟菜鸟，请前辈们多指点:
晶振与表层地、底层地和中间层地的具体布线应该怎样处理？如图的CLK区域该怎样理解？是否因该是中间层成单独区域然后一点接（如图），底层全铺，表层环绕一层地？不胜感激！

发表于 2011-12-26 10:12

可以这样做，如果晶振在表层，
那晶振表层器件底下铜皮挖空，同时禁止其他走线
相邻的内层，同样铜皮挖空，同时禁止其他走线
在相邻的内层，可以不管了，整体铺铜。
以上只是建议，自己酌情处理。

发表于 2011-12-27 14:49

2# jjjyufan
JJJYUFAN大哥，你说“相邻的内层，同样铜皮挖空，同时禁止其他走线。在相邻的内层，可以不管了，整体铺铜。”这里边的两个相邻的内层怎样理解？比如是直插式晶振，顶层的晶振下面铜挖空，中间层（不论是电源层还是地层）的这部分也挖空，只留底层可以全铺铜？

发表于 2011-12-28 08:26

3# mazzz

发表于 2011-12-28 10:00

比如层叠这样顶层内层1 内层2。。。。底层。
器件在顶层
内层1 器件底下挖空
内层2 及以下可以不管了

发表于 2012-1-2 08:55

5# jjjyufan
JJJYUFAN大哥，谢谢你的解答。真是好人啊！

发表于 2012-1-5 15:26

鼓励更多的人回答

发表于 2012-8-25 09:07

5# jjjyufan

器件底下挖空，如何操作，请指教。

发表于 2012-8-25 10:05

用keepout画闭合区，覆铜后再删除keepout线。

发表于 2012-8-27 17:25

我也顺带问问：晶振在顶层的话，第二层如果是全是铺地，第3层的信号线从那走过会不会有问题？我觉得由于第二层地的作用，第3层及往下的层应该可以在那走线，当走线密度较大的时候，寸土寸金啊！
个人理解....

发表于 2012-8-27 17:27

CLK包地这种做法，我也不大清楚！

发表于 2012-8-27 21:58

LS，内电层无需这样做，晶振层这样做就比较理想。

发表于 2012-8-28 13:12

晶振，如插件的晶振。内层走线也应该离管脚远一些。如果可以最好包地。晶振底下顶层最好别走线。内层如果完全有平面层隔开的话。不影响的。当然如果条件可以的话。还是尽量不走和避开远一些。

发表于 2012-8-29 23:09

有条件的话可以换成贴片的

发表于 2012-9-15 09:23

谢谢大家支招

发表于 2012-9-15 16:49

为什么要将晶振表层地挖空了，我看有些图还要将晶振外壳与表层地相连接使用啊。

发表于 2012-9-19 22:32

可以将晶振和时钟线包地进行保护，挖空就在内电层放置铜皮啊

发表于 2015-3-11 16:02

谢谢分享呀

发表于 2015-3-14 21:55

个人理解是这样：内层和底下挖空应该是为了防止晶振干扰到地，从而引起一些辐射发射的问题，晶振的地应该是就近返回器件的地上去的吧。
至于CLK信号，地应该是要远离它好一些吧？
我也是刚刚工作不久，也有很多PCB Layer的问题需要学习，大家一起讨论讨论呗