求教个时钟问题，解决了给20分！

只看该作者 · 2011-12-27 13:38

我用EP3C40Q240C8N的117和118两个管脚作为一片高速ADC的LVDS的时钟口，在该FPGA上介绍了该管脚功能是IO，PLL4_CLKOUTp和IO，PLL4_CLKOUTn 。看了CYCLONGE 三代的手册，上面说也可以的。但是在我的程序进行综合的时候，在Fitter时却报出下面这种错误，是怎么回事呢？高手给指点下，给分20！

Error: Pin "AD9272_CLK_N" with LVDS_E_3R I/O standard must be driven by the external clock output of an enhanced PLL
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal

只看该作者 · 2011-12-29 14:55

该错误是提醒楼主,LVDS_E_3R应该用增强PLL的时钟输出来驱动；敢问楼主驱动AD9272的时钟来自FPGA的哪里？

只看该作者 · 2011-12-30 11:09

问题解决了，你说的是对的。需要提取IO里面的一个关于锁相环控制的IPcore才行，随便再提醒一下大家、如果是3代FPGA在布LVDS接口时，紧挨着的那个接口是不能用的，必须悬空。也许这样做还不够哦，还需要在软件上进行布线仿真下，因为有时隔一个PAD还不够......俺的第一版是看了3带手册画的结果有两个LVDS接口不能用。在软件综合仿真时在布线那个地方会报错。。。。。3代手册上说LVDS布线时旁边至少要留一个空闲PAD.根据我测试的结果3代的LVDS接口速度能跑到五百多M是没问题的！手册上说最高八百四十M，到六百M就有问题了。也许跟俺的PCB布线有关系或者程序有关系.....