我用EP3C40Q240C8N的117和118两个管脚作为一片ADC的采样LVDS的时钟口，在该FPGA上介绍了该管脚功能是IO，PLL4_CLKOUTp和IO，PLL4_CLKOUTn 。看了CYCLONGE 三代的手册，上面说也可以的。但是在我的程序进行综合的时候，在Fitter时却报出下面这种错误，是怎么回事呢？高手给指点下，给分20！
Error: Pin "AD9272_CLK_N" with LVDS_E_3R I/O standard must be driven by the external clock output of an enhanced PLL
Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal |
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