斯巴达3E的CCLK问题

1万 · 2011-12-28 19:07

芯片手册中说“CCLK传输线的末端要进行端接"。这个端接是指接50/100匹配电阻吗

1万 · 2011-12-28 19:09

:)你问的没有头没尾

1万 · 2011-12-28 19:33

来自3E数据手册中译本
在主动串行，SPI和BPI配置模式，FPGA驱动CCLK管脚，在信号完整性分析里CCLK应视
为一个完全的双向IO管脚。在BPI模式，CCLK只是在构成多个FPGA的菊花链时使用。
遵照以下基本的PCB设计方针可以确保获得最佳的信号完整性：
●CCLK线路以50欧姆的阻抗控制传输线的方式布线。
●CCLK的布线不能用有分支，一定不能使用星形拓扑。
●尽量短，如果要求，比10mm（0.4英寸）短。
●CCLK传输线的末端要进行端接。

1万 · 2011-12-28 19:34

就是那根配置FPGA时候的时钟线，需要到地并100欧姆电阻吗？

1万 · 2011-12-28 19:35

急等！

1万 · 2011-12-28 19:39

（1）串联端接
　　串联端接是指在尽量靠近源端的位置串联一个电阻RS以匹配信号源的阻抗，使源端反射系数为零，从而抑制从负载反射回来的信号再从源端反射回负载端。PS加上驱动源的输出阻抗ZS应等于传输线阻抗Zo，即
　　RS＝ZO-Zs
　　串联电阻的值通常选择在15～75Ω，较多的选择为33Ω。
　　串联端接的优点在于；
　　· 每条线只需要一个端接电阻，无须直流电源相连接，因此不消耗过多的电能；
　　· 当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。
　　其缺点在于：
　　· 由于串联电阻的分压作用，在走线路径中间，电压仅是源电压的一半，所以不能驱动分布式负载；
　　· 由于在信号通路上串联了电阻，增加了RC时间常数，从而减缓了负载端信号的上升时间，因而不适合于高频信号通路（如高速时钟等）。需要注意的是，该串联电阻必须尽可能地靠近源驱动器的输出端，并且最好不要在PCB上使用过孔，因为过孔存在电容和电感。
2）并联端接
　并联端接也称DC并联端接，这种方式通过在接收器的输入端（即布线网络的末端）连接一个终端电阻Pp（Ap＝Zo）下拉到地或者上拉到直流电源来实现匹配，反射在负载端消除，如图（c）所示。这种端接方式的优点在于设计简单、易行，缺点是消耗直流功率，在要求低功耗的便携式设备中无法使用。此外，这种上拉到电源可以提高驱动器的驱动能力，但会抬高信号的低电平；而下拉到地能提高电流的吸收能力，但会拉低信号的高电平。
3）戴维宁端接
　戴维宁端接即上下各一个电阻，分压器型端接。

1万 · 2011-12-28 19:40

不管了。改成CCLK线中串联了一个51欧姆电阻

1万 · 2011-12-28 20:20

我觉得不用串联

1万 · 2011-12-28 20:21

看该图

1万 · 2011-12-28 21:16

谢谢，那我再改回来。:)

1万 · 2011-12-28 21:40

:lol

1万 · 2011-12-28 21:40

结帖给分。哈哈

1万 · 2011-12-28 22:16

不要忘记啊

1万 · 2011-12-28 22:35

刚才在来回改PCB，没有看到。现在已经散分了。

1万 · 2011-12-28 22:39

GSM版主，你应该也给我加点分啊，或者给条裤子啊。
***端接的总结那一块。:loveliness:***

1万 · 2011-12-28 22:52

给威望了。哈哈

1万 · 2011-12-28 22:53

刚才在来回改PCB，没有看到。现在已经散分了。
nongfuxu 发表于 2011-12-28 22:35

谢谢啦。哈哈

只看该作者 · 2011-12-29 14:35

我觉得不用串联

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