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[verilog] 新手求问，用ISim仿真时，为何输入老变为zzzzzzzz

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 楼主| 小萝卜特 发表于 2020-8-3 11:59 | 显示全部楼层 |阅读模式
SIM, 仿真
本帖最后由 小萝卜特 于 2020-8-3 12:01 编辑

如图：输入SW值，但仿真时就变成了高阻z。不知道输入哪里的问题。

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zhangmangui 发表于 2020-8-3 22:32 | 显示全部楼层
不确定状态，逻辑有缺陷
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00750 发表于 2020-8-4 08:50 | 显示全部楼层
加个复位信号进去
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 楼主| 小萝卜特 发表于 2020-8-4 17:17 | 显示全部楼层
00750 发表于 2020-8-4 08:50
加个复位信号进去

请问具体是怎么加呀，因为刚学不太清楚
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 楼主| 小萝卜特 发表于 2020-8-4 17:21 | 显示全部楼层
zhangmangui 发表于 2020-8-3 22:32
不确定状态，逻辑有缺陷

我尝试在SW信号中，添加基数格：00000100改成8'b00000100，结果出来仿真信号正确了。
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正点原子FPGA 发表于 2020-8-5 09:00 | 显示全部楼层
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