verilog assign关键字，可以这样用吗？

发表于 2020-8-5 11:43

assign a=[5:3]SW; //将SW5~SW3作为一个操作数。
原意是将[7:0]SW的SW2~SW0，SW5~SW3，SW7~SW6分别当作几个操作数。我想知道如果只对中间几位操作，能否这样写。

发表于 2020-8-5 22:45

这个就是连线将对应的位连起来

发表于 2020-8-6 11:17

zhangmangui 发表于 2020-8-5 22:45
这个就是连线将对应的位连起来

嗯嗯，我想知道我那样写可以吗？我看说应该写成assign a=SW[5:3];才规范

发表于 2020-8-6 22:20

小萝卜特发表于 2020-8-6 11:17
嗯嗯，我想知道我那样写可以吗？我看说应该写成assign a=SW[5:3];才规范

恩括号放到后面比较常见
如果a是3bit 就相当于把SW的对应位一一相连

发表于 2020-8-9 16:51

zhangmangui 发表于 2020-8-6 22:20
恩括号放到后面比较常见
如果a是3bit 就相当于把SW的对应位一一相连

谢谢这么耐心的回复

[verilog] verilog assign关键字，可以这样用吗？