MSP430使用指南 -> CS时钟系统

1万 · 2020-8-6 12:52

MSP430产品能做到超低功耗主要得益于对时钟的严谨设计，在所有MSP430产品中，总共有以下几种时钟类型：

MCLK ： Master Clock，MCU主时钟，决定着CPU，CRC等运行的速度。
SMCLK：Subsystem Master Clock，子系统时钟，这个时钟总是由MCLK分频得到，可以是1、2、4、8等分频，与MCLK属于同步时钟，主要可用于常规外设的时钟源。
ACLK：Auxiliary clock，辅助时钟，可以由XT1CLK（外部时钟）或REFCLK（内部时钟）产生，这个时钟频率必须在32KHz左右，最常规的应该在32768Hz，不能超过40KHz。
VLOCLK：Internal very-low-power low-frequency oscillator，内部超低功耗低频率时钟，频率10KHz，精度比较低：50%。
MODCLK：Internal high-frequency oscillator，内部高频率时钟，频率5MHz，精度10%。
XT1CLK：外部时钟，一般分为两种：LFXT（低频率32768Hz）和HFXT（高频率 <16Mhz）。
DCOCLK: Internal digitally controlled oscillator，内部数字控制时钟，DCO一般和FLL（锁频环）相结合，可以实现频率的倍增，比如：输入32768KHz，倍频后可实现16MHz。
REFCLK：Internal trimmed low-frequency oscillator，内部参考时钟，频率32768Hz。

因为MSP430产品有很多种类，因此并不会包含上述所描述的所有时钟资源，具体请参考芯片资料：datasheet和user guide。

如上图所示，是FR2xx/4xx系列的两种时钟：基本时钟模型和增强始终模型，基本时钟模型最大可实现16MHz的频率，而增强型可以达到24MHz的频率，同时增强型时钟可以对频率进行更加深入的划分，下面我们以MSP430FR2311为例来描述一下如何使用寄存器对时钟模型进行操作，以实现自己想要的MCLK频率。

上图为MSP430FR2311内部时钟频率的结构图，从图中可以看到，可以接一个外部时钟（XT1）。接入晶振频率位32768Hz（最大不能超过40KHz）。

内部有一个REFO参考时钟，频率是32768Hz，精度在5%左右，因此在一般使用情况下，内部REFO时钟就已经够用，无需接外部晶振。当然，如果连接外部晶振使用的话，精度会比内部时钟更高。

MSP430FR2311内部还集成了一个10KHz的VLO时钟。

从图中看到SMCLK必须从MCLK分频得到，也就是说MCLK和SMCLK是同步的，但是在其他比如F系列MCU中就可能存在异步模型，因此具体时钟模型，请查看每个芯片的datasheet。

1万 · 2020-8-6 12:52

下面我们看一下如何操作时钟模块的寄存器来实现对时钟的配置：

First ：在没配置时钟情况下，MCLK频率默认： 1MHz

从下图可以看出，时钟模块总共有9个寄存器，CSCTL0 – CSCTL8，下面对这九个寄存器进行详细描述：

CSCTL0

CSCTL0寄存器里有两个参数，MOD和DCO，MOD指的是调制位计数器，DCO指的是 Tap寄存器，听起来很陌生，熟悉起来其实很简单，这需要从FLL内部原理说起：

FLL ：Frequency Locked Loop, 频率锁定环，首先是一个环形结构，如下图所示，一个参考频率，一个反馈频率，当然还需要一个设定的频率，从而形成闭环：

问题来了，我怎么设定频率呢，FLL怎么控制最后锁定的频率呢，这时候就需要DCO和MOD来实现了，DCO实现微调，MOD实现精调，可以看到DCO是9bits，也就是0 – 512，因此可以根据这个数来定位FLL的频率，比如0代表10MHz，512代表12MHz，这时你会发现，这样的话精度就比较低，也就是2/512，那么如果我想设置15.99999999999MHz呢，这就需要进一步细分了，就有了MOD的出现，下面公式可以很清楚的看到MOD的作用，在DCO的两个临近的频率再进行32细分，这样就可以增加时钟锁定的精度。MOD功能可以关闭，给MOD写0即可。

看起来锁定一个频率还需要计算等等，实际使用起来呢？并不需要写这两个寄存器，FLL内部会自动调整，我们需要设置的是FLLn寄存器，再后面寄存器中会描述。

1万 · 2020-8-6 12:52

2. CSCTL1

CSCTL1寄存器里有四个参数，首先第一个和第二个：DCOFTRIMEN和DCOFTRIM，这两个参数是对FLL频率的一次粗调，在粗调时候，DCO会进行第二步调整。

DCORSEL是对FLL期望频率的选择，本质上这些震荡时钟内部都是LC振荡器，因此需要先给这个振荡器设置一下基本参数，也就是震荡范围，然后再进行期望频率的锁定，配平。

DISMOD：FLL模块的使能参数，1使能（默认），0失能。

3. CSCTL2

CSCTL2寄存器里只有两个参数，用来设定FLL的频率，具体公式如下图所示：

TI对这两个参数的建议是，先将DCOCLK频率设置成最高，即16MHz，然后再通过FLLD 进行分频后使用。

4. CSCTL3

CSCTL3寄存器里有三个参数：REFOLP, SELREF, FLLREFDIV

REFOLP：REFO时钟低功耗模式控制寄存器，当写1时，进入低功耗模式，写0时，失能低功耗模式，默认状态0.

SELREF: FLL时钟源选择：可以是XT1CLK或REFOCLK

FLLREFDIV：参考时钟分频设置，对于XT1仅能接32768Hz晶振的模型，不分频，这个寄存器没用，对于可以外接高速晶振时，分频后再接入FLL作为参考时钟。

5. CSCTL4

CSCTL4寄存器有两个参数，分别对MCLK/SMCLK，ACLK时钟源进行选择，配置祥情如下：

1万 · 2020-8-6 12:52

6. CSCTL5

CSCTL5寄存器包含四个参数，VLOAUTOOFF是设置VLO时钟再不使用状态下是否会自动关闭的参数，写1时（默认也就是1），再不使用VLO时钟时，会自动关闭，为什么要关闭呢，低功耗呀！！！！

SMCLKOFF：控制着SMCLK时钟的开关，默认0：开启SMCLK时钟。

剩下两个参数时对MCLK和SMCL的分频设置，具体如下：

7. CSCTL6

CSCTL6寄存器里有参数比较多，第一个XT1FAULTOFF（13bit，UG中忘记描述了）可以控制当XT1故障时自动切换ACLK时钟源位内部REFO，默认0：使能。

DIVA是对ACLK时钟源的分频，具体如下：

XT1BYPASS：这个参数用来设置输入时钟的类型，如果用晶振的话，则是内部去震荡这个晶振达到晶振的固有频率做为使用，当然也可以直接输入一个方波作为MCU时钟源，这种模式便是BYPASS模式，此模式下，XT1IN引脚输入方波即可，XT1OUT一般接GND。

默认0：接晶振，设置1：接方波信号。

其他参数直接默认即可，使用意义不大。

8. CSCTL7

CSCTL7寄存器里的数据直接默认即可，基本不需要设置，很多情况下用于调试查找问题作为标志使用，详情去看User Guide。

9. CSCTL8

CSCTL8寄存器里包含的是MOD，SMCLK，MCLK，ACLK的Request使能，直接默认即可，会失能MOD，使能MCLK，SMCLK和ACLK。

1万 · 2020-8-6 12:53

好了，再讲述完寄存器配置后，开始给出程序例子来描述如何根据用户需求去设置时钟模块：

Code 1:使用内部参考时钟REFO设置MCLK频率位16MHz：

1万 · 2020-8-6 12:55

Code 2: 使用外部晶振把MCLK时钟设置成8MHz,并且使用软件Trim。

在程序中会发现，其实我们需要操作的寄存器并不多，很多寄存器直接默认即可，主要就是CSCTL1-5即可，同时程序中有些对GPIO的设置，目的是为了通过输出MCLK,SMCLK,ACLK，以便用户调试或使用。

1万 · 2020-8-6 12:55

最后 MSP430 MCU灵魂是超低功耗，因此，在不同的LPM模式下，会关闭相应的时钟，使用时需要注意，参考如下：

只看该作者 · 2020-9-2 23:09

非常感谢楼主分享

只看该作者 · 2020-9-2 23:10

和另一个时钟有什么不同啊

只看该作者 · 2020-9-2 23:11

我一直也分不好啊

只看该作者 · 2020-9-2 23:11

解释的很清楚

1万 · 2020-9-2 23:11

真的很不错

MSP430使用指南 -> CS时钟系统

相关下载

相关帖子

精英会员奖章

奔腾之江水

常驻人口

技术高手奖章