一、摘要
DE2_TV中，有关于寄存器的配置的部分，采用的方法是通过IIC的功能，这里对IIC总线的FPGA实现做个说明。
二、实验平台
软件平台：ModelSim-Altera 6.4a (Quartus II 9.0)
硬件平台：DIY_DE2
三、实验原理
1、IIC总线器件工作原理
在IIC总线上传送信息时的时钟同步信号是由挂接在SCL时钟线上的所有器件的逻辑“与”完成的。SCL线上由高电平到低电平的跳变将影响到这些器件，一旦某个器件的时钟信号变为低电平，将使SCL线上所有器件开始并保护低电平期。此时，低电平周期短的器件的时钟由低至高的跳变并不影响SCL线的状态，这些器件将进入高电平等待的状态。
当所有器件的时钟信号都变为高电平时，低电平期结束，SCL线被释放返回高电平，即所有的器件都同时开始它们的高电平期。其后，第一个结束高电平期的器件又将SCL线拉成低电平。这样就在SCL线上产生一个同步时钟。可见，时钟低电平时间由时钟低电平期最长的器件决定，而时钟高电平时间由时钟高电平期最短的器件决定。
IIC总线上数据的传输速率在标准模式下可达100kbit/s 在快速模式下可达400kbit/s 在高速模式下可达3.4Mbit/s ，连接到总线的接口数量只由总线电容是400pF 的限制决定。
2、IIC总线的传输协议与数据传送时序
（1）起始和停止条件
在数据传送过程中，必须确认数据传送的开始和结束。在IIC总线技术规范中，开始和结束信号（也称启动和停止信号）的定义如图1所示。
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