大型设计中FPGA 的多时钟设计策略详解

发表于 2012-1-7 12:53

本帖最后由 tikelu 于 2012-1-7 12:54 编辑

利用FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。
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发表于 2012-1-7 21:59

发过了啊。

大型设计中FPGA 的多时钟设计策略详解

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