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在Nexys3上编译ClockDiv_XilinxS6.v时出错

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你说说说说|  楼主 | 2018-9-9 19:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
ck, kd, Nexys3, 编译, XILINX
我的问题很基本：在Nexys3上编译ClockDiv_XilinxS6.v时应如何解决此错误？我应该如何更改此Verilog代码？回答为56113的答案并不仅提供技术/示意图解决方案，也不提供所需的代码。
错误：PhysDesignRules：2502-块上的引脚连接和/或配置问题：<uClockDiv / uBUFIO2>：<BUFIO2_BUFIO2>。BUFIO2的DIVIDE设置无效，为2。不支持此设置。有关更多信息，请参见应答记录56113。

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