发新帖我要提问
返回列表
打印

FPGA/CPLD数字电路设计经验分享

[复制链接]
1009|8
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
ooljo|  楼主 | 2012-1-11 07:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA/CPLD, 数字电路设计, 时序, 后仿真, 时序模型
在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

FPGA调试基础知识.pdf

1.45 MB

使用特权

评论回复 赏

相关下载

相关帖子
沙发
opple| | 2012-2-2 22:02 | 只看该作者
下载看看

使用特权

评论回复 赏
板凳
opple| | 2012-2-2 22:02 | 只看该作者
回去研究下

使用特权

评论回复 赏
地板
ooljo|  楼主 | 2012-2-3 21:38 | 只看该作者
看来还是很受欢迎的啊

使用特权

评论回复 赏
5楼
ooljo|  楼主 | 2012-2-3 21:38 | 只看该作者
自喜下

使用特权

评论回复 赏
6楼
ooljo|  楼主 | 2012-2-9 21:05 | 只看该作者
我的资料不能沉

使用特权

评论回复 赏
7楼
ooljo|  楼主 | 2012-2-9 21:05 | 只看该作者
应该对大家有所帮助的呀

使用特权

评论回复 赏
8楼
wwl20110| | 2012-2-10 09:41 | 只看该作者
一般般

使用特权

评论回复 赏
9楼
GoldSunMonkey| | 2012-2-10 10:05 | 只看该作者
这明显是广告。不是资料

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

ooljo

0

主题

653

帖子

1

粉丝