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请教ISE约束中时序的余量的设置

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楼主
nongfuxu|  楼主 | 2012-1-13 23:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, se, hz
请教: 实际板子工作在50MHz,设置约束时需要留出多少余量?

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沙发
nongfuxu|  楼主 | 2012-1-14 00:41 | 只看该作者
或者说,综合实现后系统最高频率为110MHz,那实现工作频率最大能到多少啊?

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板凳
Backkom80| | 2012-1-14 13:55 | 只看该作者
余量给5%－10%就可以了，比如50M，约50M*1.05 or 50M*1.1 足以。

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地板
nongfuxu|  楼主 | 2012-1-14 15:13 | 只看该作者
本帖最后由 nongfuxu 于 2012-1-16 00:06 编辑

Backkom80你说的是针对用什么工具的啊?
对ISE XST也适用吗?  谢谢!

自答：
翻到一本书，是针对XILINX芯片。书上是这么说的。

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5楼
Backkom80| | 2012-1-16 00:44 | 只看该作者
综合后的时钟频率值不准，没有太多的参考意义，
这个余量可以在.xcf中用，
你写在.ucf中更有用，布局布线会按个值计算，对你的时钟做更准确的分析，一般布局布线后报的时钟率频是较准确的。

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6楼
nongfuxu|  楼主 | 2012-1-16 14:12 | 只看该作者
感谢Backkom80！
请教，用DCM输出时钟clk作为系统时钟下，怎么对输出信号进行偏移约束。起因是Clock Domains中就没有"clk"项，只有外部输入时钟clk_in!

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