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Hi3521DV100.pdf
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本文档介绍了hi3521DV100芯片的特性、逻辑结构，详细描述各个模块的功能、工作方式、相关寄存器定义，用图表的方式给出了接口时序关系和相关参数，并详细描述了芯片的管脚定义和用途以及芯片的性能参数和封装尺寸。
Hi3521DV100是针对多路高清（1080p/720p）和多路标清（D1/960H）DVR产品应用开发的一款专业SOC 芯片。Hi3521DV100内置arm A7双核处理器和高性能的H.265/H.264视频编解码引擎，集成了包含多项复杂图像处理算法的高性能视频/图像处理引擎，提供 HDMI/VGA 高清显示输出能力，同时还集成了丰富的外围接口。该SOC 芯片为客户产品提供了高性能、优异图像质量的低成本模拟高清/SDI 解决方案，
同时可大大降低相关产品 eBOM 成本。
Hi3521DV100 的典型应用场景如图 1-1 所示。
1.2 架构
1.2.1 概述
Hi3521DV100 芯片逻辑框图如图 1-2 所示。
1.2.2 处理器内核
ARM Cortex A7 双核 @Max.1.3GHz
32KB L1 I-Cache，32KB L1 D-Cache
256KB L2 Cache
支持 NEON/FPU
1.2.3 多协议视频编解码
H.265 Main profile, Level 5.0 编码
H.265 Main Profile, Level 5.0 解码
H.264 Baseline/Main/High Profile Level 5.1 编码
H.264 Baseline/Main/High Profile Level 5.1 解码
MPEG-4 SP, L0~L3/ASP L0~L5 解码
MJPEG/JPEG Baseline 编解码
1.2.4 视频编解码处理
H.265/H.264&JPEG 多码流编解码性能：
− 4x1080p@30fps H.265/H.264 编码+4xD1@30fps H.265/H.264 编码+4x1080p@30fps H.265/H.264 解码+4x1080p@2fps JPEG 编码
− 8x720p@30fps H.265/H.264 编码+8xD1@30fps H.265/H.264 编码+8x720p@30fps
H.265/H.264 解码+8x720p@2fps JPEG 编码
− 16x960H@30fps H.265/H.264 编码+16xCIF@30fps H.265/H.264 编码+16x960H@30fps H.265/H.264 解码+16x960H@2fps JPEG 编码
− 4x1080p@30fps H.265/H.264 解码
− 8x720p@30fps H.265/H.264 解码
− 4x1080p@30fps JPEG 解码
支持 CBR/VBR/AVBR/FIXQP/QPMAP 五种码率控制模式
输出码率最高 40Mbps
支持感兴趣区域（ROI）编码
支持彩转灰编码
1.2.5 智能视频分析
集成智能分析加速引擎，支持智能运动侦测、周界防范、视频诊断等多种智能分析应用
1.2.6 视频与图形处理
支持 de-interlace、锐化、3D 去噪、动态对比度增强、马赛克处理等前、后处理
支持视频、图形输出抗闪烁处理
支持视频 1/15～16x 缩放
支持图形 1/2～2x 缩放
支持 4 个遮挡区域
支持 8 个区域 OSD 叠加
1.2.7 音频编解码
硬件实现多协议音频编码，支持 ADPCM、G.711、G.726
软件实现多协议音频编解码
1.2.8 安全引擎
硬件实现 AES/DES/3DES 加解密算法
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