DCM输出时钟下，怎么对输出信号进行偏移约束？

1万 · 2012-1-16 11:26

请教，
用DCM输出时钟clk作为系统时钟下，怎么对输出信号进行偏移约束。
起因是Clock Domains中就没有"clk"项，只有外部输入时钟clk_in!

1万 · 2012-1-16 11:29

输出信号的偏移约束，这个问题纠结死了。

1万 · 2012-1-16 11:59

是不是输出偏移约束，只能用外部输入时钟，不能用DCM等产生的内部时钟进行约束吗？

1万 · 2012-1-16 15:21

自答：
xilinx的白皮书上面说offset的参考时钟不能是内部产生的，只能是pad进来。

1万 · 2012-1-16 15:32

上传 What are OFFSET Constraints.pdf by xilinx

What are OFFSET Constraints.pdf (397.99 KB)

1万 · 2012-1-16 16:17

看样子从总体上思路有误！
因为对于输出偏移约束，可以不用！
用DCM的移相信号就能对dout信号进行锁存。

那剩余的问题是：怎么在DCM输出时钟与系统同步信号之间建立时序约束了。
好像synplify中可以，而ISE中没有相应设置项。是这样的吗？

哪位能说明一下。

1万 · 2012-1-16 16:29

查获的资料
By placing the PERIOD constraint on the input clock, the Xilinx tools automatically:
• Derive a new PERIOD constraint for each of the DLL/DCM/PLL output clocks
• Determine the clock relationships between the output clock domains, and
automatically perform an analysis for any paths between these clock domains.

1万 · 2012-1-16 19:18

唉，没有进一步的解答了。网友的、XILINX官方的相关资料都在附件中了。

DCM的时序约束.pdf (84.87 KB)

只看该作者 · 2012-1-16 19:47

首先要明白offset分，IN and OUT，作用是什么？
offset 板级系统同步用的
呵呵，你要细细看看文档，

1万 · 2012-1-16 23:48

首先要明白offset分，IN and OUT，作用是什么？
offset 板级系统同步用的
呵呵，你要细细看看文档，

兄弟,我问的是"用DCM输出时钟clk作为系统时钟下，怎么对输出信号进行偏移约束?"
已经明白了,答案在"网友的、XILINX官方的相关资料都在附件中了。 DCM的时序约束.pdf (84.87 KB) "中.

只看该作者 · 2012-1-17 13:42

我哪句错了？

1万 · 2012-1-17 14:49

1）已经结贴给分了。
2）XILINX官方的二个时序相关资料名称在“DCM的时序约束.pdf”中了，具体记不清了。关键是这二个文件上面也没有明确写出怎么用DCM输出时钟对输出信号进行偏移约束。

只看该作者 · 2012-1-17 15:15

呵呵，你还是没有明白offset的意思，文档上应该说了offset的参考时钟是输入PAD位置的时钟，软件会帮你计算时钟经过DCM的延时，这样才能保证板级系统的同步。

只看该作者 · 2012-1-17 15:16

如果以DCM输出做参考，反而对板级同步不利，还要自己计算DCM一类的延时。

1万 · 2012-1-17 17:39

软件会帮你计算时钟经过DCM的延时

---> 没有看到在哪里明确写明会自动进行OFFSET约束！
只写明对DCM输出时钟会按CLK IN连带进行约束。

只看该作者 · 2012-1-17 19:27

嘻嘻，
1，offset out 的参考时序是pad端输入时钟这个明白否？
2，比如说，约束的值是10ns，这个10ns是相对于clk_in（pad），如果clk_in经DCM延时了4ns，变成了clk_dcm，输出的数据是以clk_dcm时钟的沿打出的，那么布局布线时数据输出延时就是6ns，软件自动算上了DCM的延时4ns。明白了吧！