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请教:怎么对输出时钟进行约束?

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 楼主| nongfuxu 发表于 2012-1-27 12:55 | 显示全部楼层 |阅读模式
时钟, 信号, 数模转换器, 数模, 数模转换
编写了一个12bit计数器,时钟线为sys_clk,输出数据为cn12bit_out(11:0),将cn12bit_out(11:0)直接输出到数模转换器芯片的IO上.同时再输出一个数据锁存信号到此数模转换器.
询问当数据锁存信号为sys_clk时,请教:怎么对输出时钟进行约束?
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 楼主| nongfuxu 发表于 2012-1-27 15:01 | 显示全部楼层
找了大半天,没有看到用什么语句能对"时钟经OBUF缓冲器输出到端口"这条路径进行时序约束.
,周期约束、偏移约束、FROM TO约束、TPTHRU约束、TPSYNC约束都不是啦.
*****
    MAXDELAY和MAXSKEW约束,它们可行吗?
*****
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GoldSunMonkey 发表于 2012-1-27 18:31 | 显示全部楼层
输出时钟不是特别推荐的。
如果要用，我都是经过一个BUFG即可。
没有专门约束过。
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 楼主| nongfuxu 发表于 2012-1-27 18:48 | 显示全部楼层
感谢GSM.那对这条路径就设置成FALSE PATH了.
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GoldSunMonkey 发表于 2012-1-27 19:05 | 显示全部楼层
:)
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GoldSunMonkey 发表于 2012-1-27 19:06 | 显示全部楼层
nongfu，新年快乐，恭喜发财
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 楼主| nongfuxu 发表于 2012-1-28 00:13 | 显示全部楼层
也恭喜GoldSunMonkey２０１２年发财！:)
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GoldSunMonkey 发表于 2012-1-28 10:24 | 显示全部楼层
:)
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