高频段防止干扰

1万 · 2020-10-20 23:47

因为要使用dac输出高频信号，所以牵扯到了数字地和模拟地之间的隔离和数字电路高频噪声对模拟电路的影响。
比如我用FPGA给DAC902用的时钟信号是25MHZ，然后我把FPGA和DAC902的地都连接到我给DAC902提供模拟电压的电源地上。
然后拿示波器看电源地，有将近200mvpp的25MHZ的噪声耦合在地上，供电的5v电压我也看了也存在25MHZ的噪声，DAC的输出端口也有100mvpp的25MHZ的噪声，明显这些都是数字电路的输出噪声。
数字地和模拟地之间我都加了0欧母的电阻，磁珠也试过，效果基本没有。

1万 · 2020-10-20 23:51

看官网的DEM文档

1万 · 2020-10-20 23:54

看到了ti给的布线方式，其中在输入端他并联了很多排阻，不懂什么意思。。

2万 · 2020-10-20 23:58

有实际的例子没

只看该作者 · 2020-10-21 07:12

DAC输入端并联排阻？

1万 · 2020-11-2 20:14

DAC的输入端口添加的排阻

1万 · 2020-11-2 20:21

数字地和模拟地之间我都加了0欧母的电阻，磁珠也试过，效果基本没有。

1万 · 2020-11-2 20:26

这个问题比较难说, 很多人认为数字地和模拟地之间分开, 就可以完全避免信号的串扰.

2万 · 2020-11-2 20:30

当然, 要想避免串扰, 隔开是必须.

1万 · 2020-11-2 20:33

但是还有空间环路耦合导致的干扰.

1万 · 2020-11-2 20:39

要想得到更好的效果, 避免耦合的布线方法和屏蔽技术也是很重要的.

2万 · 2020-11-2 20:43

数字地和模拟地的隔离我一般使用磁珠但有多少效果不知道啊

1万 · 2020-11-2 20:48

我仔细看了下手册里面的描述。
这些上拉和下拉电阻都是可选。
因为它可能考虑到现在的单片机和FPGA都在向低功耗发展，输出的电压都在3V左右，甚至有2.5V的，所以它添加了上拉。

1万 · 2020-11-2 20:52

至于下拉，我考虑可能是在DAC在低参考电压，比如3.3v时，让输入低电平更稳。

1万 · 2020-11-2 21:00

什么意思？不是很明白你说的什么，能再解释一下这个现象吗

1万 · 2020-11-2 21:03

至于耦合数字噪声的问题，我对比了一下我的板子和官方的布线。我觉得还是我的走线，数字地和模拟地隔离的不够，有些管教的数字地和模拟地并没有很好的区分，明天我重新布线，效果可能会好的。

1万 · 2020-11-2 21:06

模拟地和数字地的区别我也只是用别人的经验精确的计算还没有那个水平

1万 · 2020-11-2 21:11

模拟地和数字地真的区分那么严格吗楼主

1万 · 2020-11-2 21:15

这个不行的话采用专门的隔离芯片算了

2万 · 2020-11-2 21:21

尽量降低高频信号电磁场的干扰

高频段防止干扰

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