数据转换器作为连接模拟世界与数字信号处理的桥梁,在信号链中具有举足轻重的作用。特别是高速高精度数据转换器,除了现代通信系统、高端仪器仪表应用之外,还广泛应用于武器装备的研发,例如电子战系统、相控阵雷达。随着集成电路尺寸的缩小,晶体管的本征增益变小,模拟电路的设计越来越困难,但是,数字电路能量效率越来越高。此外,一些参数如晶体管的输出阻抗,随着工艺、温度和偏置电压而变化。为了进一步降低功耗,人们寻求利用数字信号处理解决模拟电路的这些非理想特性。本博士课题正是利用这个设计理念,开发了相应的技术以解决比较器失调、无采样保持放大器流水线ADC中采样时间偏差、大幅度扰动注入、DAC时钟相位校准的挑战。首先,本论文提出了一种低功耗加速比较器结构和比较器失调电压的后台校准方法。低功耗加速比较器中增加了一个额外电流通路,并且在比较完成后关闭此支路。此外,在采样阶段对比较器进行了额外的一次比较。基于这个比较结果,采用无源的积分网络和一个额外的差分对补偿比较器失调电压。本论文在16位150MSPSADC的原型芯片中验证了上述技术。测试结果表明了比较器校准技术的有效性。其次,本论文提出了无采样保持放大器流水线ADC中比较器失调和采样时间偏差的后台校准方法。通过处理比较器阈值点附近的残差,它可以同时检测比较器静态失调和二输入路径采样时间偏差和带宽失配引起的动态失调大小。本论文在行为级模型中验证了此技术,仿真结果表明有效位可以从5.04位提升至11.96位,SFDR也提高了50.7dB。后台校准使得比较器失调电压不再严格受限,降低了比较器设计要求。更重要的是,它可以极大地提升无采保放大器架构流水线ADC的最高输入频率。第三,本论文提出了一个大幅度扰动信号注入技术。此扰动注入既未损失ADC的动态范围,也未恶化相应放大器的线性度。本论文分析了适合大幅度扰动注入的流水线ADC架构,开发了一个拆分结构的开关电容式数模转换器(DAC),能够实现幅度范围为[-511/1024,511/1024]LSB的扰动信号注入。为了避免放大器输出溢出,本论文开发了一个新型的比较器阈值产生电路,其中嵌入了两个互补的电流舵DAC,可以实现高达6位的比较器扰动注入。此外,注入扰动幅度设计为可调。本论文将扰动注入电路实现在16位150MSPS的ADC中,并且在0.18微米的工艺上流片。测试结果表明最优的扰动注入是幅度最大的9位注入:与无扰动注入的情况相比,在两种不同测试配置下小信号和大信号的SFDR分别至少提高了 15dB和6dB。此外,扰动注入使得噪声谱很干净。最后,本论文提出了一个高速DAC时序校准的方法。在电流舵DAC中,同时满足不同工艺、电压、温度条件下,模拟时钟与数字时钟域输出数据之间的建立保持时间和模拟时钟高频谱纯度的要求,给设计带来了巨大的挑战。针对此挑战,本论文开发了一个检测和校正建立保持时间违反的混合信号系统。本论文设计了一个高能效的,新颖架构的4位全并行模数转换器,它的硬件开销很小。其与鉴相器一块构成了时间数字转换器,用来量化相位差。检测电路和校准电路连同一个13位2.4GHz的DAC在0.18微米的CMOS工艺上实现了流片验证。测试结果表明了上述技术的有效性。这个时序校准电路不仅可以提高数模转换器的成品率,而且可以提升高精度DAC的最高时钟频率。
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