Verilog数字系统设计教程(第二版) 夏宇闻.pdf
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第1章 Verilog的基本知识
第2章 Verilog语法的基本概念
第2版
第一章 数字信号处理、计算、程序、 算法和硬线逻辑的基本概念
第二章 Verilog HDL设计方法概述
第三章 Verilog HDL的基本语法
3.1.简单的Verilog HDL模块
3.1.1.简单的Verilog HDL程序介绍
3.1.2.模块的结构
3.1.3.模块的端口定义
3.1.4.模块内容
3.2.数据类型及其常量、变量
3.2.1.常量
3.2.2.变量
3.3. 运算符及表达式
3.3.1.基本的算术运算符
3.3.2.位运算符
3.3.3 逻辑运算符
3.3.4.关系运算符
3.3.5.等式运算符
3.3.6.移位运算符
3.3.7.位拼接运算符(Concatation)
3.3.8.缩减运算符(reduction operator)
3.3.9.优先级别
3.3.10.关键词
3.4 赋值语句和块语句
3.4.1 赋值语句
3.4.2 块语句
3.5.条件语句
3.5.1. if_else语句
3.5.2. case语句
3.5.3.由于使用条件语句不当在设计中生成了原本没想到有的锁存器
3.6.循环语句
3.7.结构说明语句
3.8.系统函数和任务
3.8.1.$display和$write任务
3.8.2.系统任务$monitor
3.8.3.时间度量系统函数$time
3.8.4.系统任务$finish
3.8.5.系统任务$stop
3.8.6.系统任务$readmemb和$readmemh
3.8.7.系统任务$random
3.9.编译预处理
3.9.1.宏定义 `define
3.9.2.“文件包含”处理`include
3.9.3.时间尺度 `timescale
3.9.4.条件编译命令`ifdef、`else、`endif
3.10.小结
第四章 不同抽象级别的Verilog HDL模型
4.1.门级结构描述
4.1.1.与非门、或门和反向器等及其说明语法
4.1.2.用门级结构描述D触发器
4.1.3.由已经设计成的模块来构成更高一层的模块
4.1.4 用户定义的原语（UDP）
4.2.Verilog HDL的行为描述建模
4.2.1仅用于产生仿真测试信号的Verilog HDL行为描述建模
4.2.2.Verilog HDL建模在TOP-DOWN设计中的作用和行为建模的可综合性问题
4.3.用Verilog HDL建模进行TOP-DOWN设计的实例
4.4.小结
第五章 基本运算逻辑和它们的 Verilog HDL 模型
5.1 加法器
5.2 乘法器
5.3 比较器
5.4 多路器
5.5 总线和总线操作
5.6 流水线（pipeline）
第六章 运算和数据流动控制逻辑
6.1 数字逻辑电路的种类
6.2 数字逻辑电路的构成
6.3 数据流动的控制
6.4 为什么在 Verilog HDL 设计中一定要用同步而不能用异步时序逻辑
第七章 有限状态机和可综合风格的Verilog HDL
7.1.有限状态机
7.2. 可综合风格的Verilog HDL模块实例：
7.2.1.组合逻辑电路设计实例
7.2.2. 时序逻辑电路设计实
7.2.3.状态机的置位与复位
7.2.3.1. 状态机的异步置位与复位
7.2.3.2. 状态机的同步置位与复位
7.2.4.深入理解阻塞和非阻塞赋值的不同
7.2.5. 复杂时序逻辑电路设计实践
第八章 可综合的VerilogHDL设计实例
8.1.什么是CPU？
8.2. RISC CPU结构
8.2.1时钟发生器
8.2.2 指令寄存器
8.2.3.累加器
8.2.4.算术运算器
8.2.5.数据控制器
8.2.6.地址多路器
8.2.7.程序计数器
8.2.8.状态控制器
8.2.9.外围模块
8.3. RISC_CPU 操作和时序
8.3.1.系统的复位和启动操作
8.3.2.总线读操作
8.3.3写总线操作
8.4.RISC_CPU寻址方式和指令系统
8.5. RISC_CPU模块的调试
8.5.1. RISC_CPU模块的前仿真
8.5.2. RISC_CPU模块的综合
8.5.3.RISC_CPU模块的优化和布局布线
第九章 虚拟器件和虚拟接口模型
9.1 虚拟器件和虚拟接口模块的供应商
9.2 虚拟模块的设计
9.3 虚拟接口模块的实例
第十章 设计练习进阶
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