打印
[FPGA]

FPGA中的时序约束的两种方法(主要针对IO延迟约束)

[复制链接]
529|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
一个拥抱|  楼主 | 2020-11-27 16:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
楼主看了一些教学视频和文字资料。发现以下这个点是很多资料没有提及到的。在此做下笔记:
“针对IO输入输出延迟中的源同步类型,存在两种方式来进行时序约束。”
(该句话在《vivado booklet ally》中提到)
(以set_input_delay为例)
第一种:知道上游器件的Tco(此时不需要知道源同步类型中数据和时钟的相位关系)就可进行约束。
这一种也就是小梅哥的收费版的针对quartus软件的时序约束教学视频中所提及的。
(该视频优点:内容比较详细,基础,有公式的推导过程;缺点:对时序例外没有过多讲解,只是针对quartus,vivado的具体操作步骤没有)


第二种:知道接口的数据有效窗口
该方法也是官方手册推荐的。
重点!!!vivado-> tool->language templates所提供的时序约束模板所用的方法。也是明德扬视频课中所用的方法。

使用特权

评论回复

相关帖子

发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

105

主题

352

帖子

5

粉丝