降低cpu部分的供电电压和频率
在数字集成电路设计中，cmos电路的静态功耗很低，与其动态功耗相比基本可以忽略不计，故暂不考虑。
其动态功耗计算公式为：pd="ctv2f" (1)
式中：pd为cmos芯片的动态功耗;ct为cmos芯片的负载电容;v为cmos芯片的工作电压;f为cmos芯片的工作频率
由式(1)可知，cmos电路中的功率消耗与电路的开关频率呈线性关系，与供电电压呈二次平方关系。
对于cpu来说，vcore电压越高，时钟频率越快，则功率消耗越大，所以，在能够正常满足系统性能的前提下，尽可能选择低电压工作的cpu。
对于已经选定的cpu来说，降低供电电压和工作频率，能够在总体功耗上取得较好的效果。
对于主cpu来说，内核供电电压为1.3 v，已经很小，而且其全速运行时的主频可以完全根据需要进行设置，其内部所需的其他各种频率都是通过主频分频产生。
在coms芯片上，为了防止静电造成损坏，不用的引脚不能悬空，一般接下拉电阻来降低输入阻抗，提供泄荷通路需要加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限来增强抗干扰能力。
但是在选择上拉电阻时，必须要考虑以下几点：
a)从节约功耗及芯片的倒灌电流能力上考虑，上拉电阻应足够大，以减小电流;
b)从确保足够的驱动电流考虑，上拉电阻应足够小，以增大电流;
c)在高速电路中，过大的上拉电阻会使信号边沿变得平缓，信号完整性会变差
因此，在考虑能够正常驱动后级的情况下(即考虑芯片的vih或vil)，尽可能选取更大的阻值，以节省系统的功耗，对于下拉电阻，情况类似.
|
楼主
标题置顶
标题高亮
