本文档的主要内容详细介绍的是Xilinx的时序设计与约束资料详细说明。
约束会增加运行时,所以除非需要,否则不要使用它们
更快的设计需要约束
它取决于所选设备的速度等级,但一般来说,任何时钟速度为50MHz或以下、逻辑电平数合理(7或以下)的设计都不需要时间限制
超过50MHz的设计应使用时序限制
具有多个时钟的设计应具有定时限制
如果您有一个信号时钟,并且低于上述50MHz限制,您将不需要时间限制-如果需要,您可以随时添加它们
如果有多周期时钟路径,则需要约束
在这些路径中,您知道您有两个或多个时钟周期,以便在输入更改后逻辑进入稳态
规则拇指:非计时运行除非你没有达到你的时间目标,否则不受约束地驱动PAR。
有节制地添加约束,不要过度约束您的设计—这样做无济于事,增加约束会显著增加您的运行时间
Xilinx的时序设计与约束资料详细说明.pdf
(1.42 MB)
|
谢谢,学习