SG3525内部时序的问题

登录 · 发表于 2021-1-29 09:04

电源电路中PWM芯片SG2525

图1中有一个RS锁存器

R和S端的波形就是本楼图2中第②行和第⑤行的波形

但是RS锁存器和RS触发器一样，不允许出现双高或者双低的情况

现在默认图1中，RS锁存器是由“与非门”构成，

那么在图2的第②行和第⑤行的波形中，

两个蓝色箭头标注的区域则出现了RS两个输入端都为“低”的不允许情况。

此时的RS锁存器输出不就不稳定了吗？怎么避免这个问题？

图1

图2

发表于 2021-2-1 15:16

king5555 发表于 2021-1-30 22:29
图1的F/F不是SR暂存，是T型暂存。

king5555
图中的SR两个引脚不是写的明白的吗？难道不是SR锁存器？
如果是T型锁存器，是不是因为R端和脉冲输入端连在一起了？

发表于 2021-2-1 15:49

king5555 发表于 2021-2-1 15:29
哦!你是指F/F的下方的LATCH。我再帮你看看，我有SG3525A模型。

是的，是指下面的那个锁存器，怀疑是个D锁存器

发表于 2021-2-1 22:52

实测过4脚输出是一个很窄的触发脉冲和振荡电容放电过程同步同理比较器的输出也是很窄一个触发脉冲最大占空比限制了冲突的可能性

发表于 2021-2-2 09:05

yjtks 发表于 2021-2-1 22:52
实测过4脚输出是一个很窄的触发脉冲和振荡电容放电过程同步同理比较器的输出也是很窄一个触发脉冲最大占 ...

谢谢

发表于 2021-2-2 14:23

yjtks 发表于 2021-2-1 22:52
实测过4脚输出是一个很窄的触发脉冲和振荡电容放电过程同步同理比较器的输出也是很窄一个触发脉冲最大占 ...

只能说双高的冲突不能避免，但是R端由于是连接的窄脉冲，所以双高的情况几乎可以忽略，而图中的RS锁存器应该是或非门组成，因为图中RS的双低情况经常出现，这个可以接受，而双高的情况因为窄脉冲而变得可以忽略

[电路/定理] SG3525内部时序的问题