门控时钟

发表于 2012-2-14 11:09

一直看到大家说设计的时候，尽量不要使用门控时钟但是一直搞不清楚什么叫门控时钟
或者，代码怎么写会引入门控时钟

比如说，主时钟现在是100M，现在需要一个25M的时钟
如果，直接使用100M 采用计数器进行4 分频得到的25M的时钟
这个分频得到的25M时钟是不是就是一个门控时钟

谢谢！:)

发表于 2012-2-14 13:04

都吃饭去啦:sleepy:

登录 · 发表于 2012-2-14 13:24

发表于 2012-2-14 13:24

这就是门控时钟

发表于 2012-2-14 13:55

这个图应该是个异步总线的接口，它对应的代码是什么
呵呵，不好意思，把源码贴出来，就知道应该怎么去避免它的出现了
还有，我说的那种情况会不会引入门控时钟

发表于 2012-2-14 17:24

好专业的问题呀

发表于 2012-2-14 17:24

自己要好好的看看

登录 · 发表于 2012-2-14 20:38

门控时钟就是用与门(或门)来控制系统时钟的开与关，整个系统就处于非激活状态，能够在某些情况下降低功耗功能，一般只用与门(或门)，多余的逻辑容易因竞争产生不希望的毛刺
下图把猴版图改了下：clk为系统时钟，cs_n为控制信号

登录 · 发表于 2012-2-14 20:38

本帖最后由 SuperX-man 于 2012-2-14 20:52 编辑

门控时钟就是用与门(或门)来控制系统时钟的开与关，整个系统就处于非激活状态，能够在某些情况下降低功耗功能，一般只用与门(或门)，多余的逻辑容易因竞争产生不希望的毛刺
下图把猴版图改了下：clk为系统时钟，cs_n为控制信号

但是，门控时钟并不符合同步设计的思想，它可能回影响系统的仿真与功能，引起亚稳态，时能时钟和下图方案都可以很好的解决这个问题，下图在时钟的下降沿将时能信号锁存，打一拍，然后再用这个信号和时钟信号一起作为后续电路的门控信号，很好的解决了组合逻辑的一些问题，消除了毛刺！

楼主说的是分频时钟，不会引入门控时钟，但直接通过分频器得到的分频时钟通常情况下是不建议直接给后续电路使用的，容易产生毛刺，最好在分频时钟加一级寄存器，打一拍，或者这个分频信号做为后续电路的时钟信号！

发表于 2012-2-14 21:23

路过

发表于 2012-2-14 23:24

门控时钟的优点是节省电. 非设计芯片场合,莫要碰它.实在需要"门控"时钟,就用时钟使能代替.

发表于 2012-2-15 08:54

明白，谢谢，谢谢:)

发表于 2012-2-15 08:58

哦哦

发表于 2012-8-21 23:21

学习了

发表于 2012-9-23 10:24

学习！！

发表于 2012-9-24 09:53

组合逻辑的输出作为时钟使用，就是门控时钟

发表于 2012-9-24 10:31

组合逻辑的输出作为时钟使用，就是门控时钟
lwq030736 发表于 2012-9-24 09:53

组合逻辑的输出作为时钟使用，就算是门控时钟

发表于 2012-9-24 18:59

门控时钟，英文名gate clock。所谓“门控”是指一个时钟信号与另外一个非时钟信号作逻辑输出的时钟。比如，你用一个控制信号“与”一个CLK，以控制CLK的起作用时间。

发表于 2012-9-24 18:59

在ASIC中利用此来减少功耗，因为功耗主要消耗在MOS的翻转上了，门控时钟的输出，有一段时间不翻转不变化，减少了功耗；但在FPGA中，由于时钟走专用的网络等原因将导致诸多问题，如门控时钟可能会有毛刺，skew和jitter，以及时序分析等等很多问题。因此，在FPGA设计中，应尽量避免使用门控时钟。

发表于 2012-9-24 19:00

希望对你有所帮助呵呵看到猴哥了

门控时钟

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