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(* KEEP = "TRUE" *)

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楼主
ifpga|  楼主 | 2012-2-15 17:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
demo, XILINX
看到XILINX的DEMO里有好 (* KEEP = "TRUE" *)，不知道什么意思，是不是跟优化有关
谢谢:)

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沙发
GoldSunMonkey| | 2012-2-15 17:59 | 只看该作者
保持信号不被综合掉，但是有时候还是会被综合掉。

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板凳
anqier1| | 2012-2-15 18:01 | 只看该作者
被综合掉几率是不是很大啊

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地板
anqier1| | 2012-2-15 18:01 | 只看该作者
猴版

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5楼
ifpga|  楼主 | 2012-2-16 08:31 | 只看该作者
有没有相关语法的一个详细说明

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6楼
雪夜虫子| | 2012-2-16 08:54 | 只看该作者
本帖最后由 雪夜虫子 于 2015-7-23 09:36 编辑

...

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7楼
ifpga|  楼主 | 2012-2-16 09:04 | 只看该作者
非常感觉，再多问一名，此语法是XILINX自己的，还是Verilog通用的

6# 雪夜虫子

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8楼
ifpga|  楼主 | 2012-2-16 09:07 | 只看该作者
东西好多啊，好好学习，天天向上:lol

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9楼
GoldSunMonkey| | 2012-2-16 11:37 | 只看该作者
被综合掉几率是不是很大啊
anqier1 发表于 2012-2-15 18:01
有的信号永远都不会综合掉的。

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10楼
GoldSunMonkey| | 2012-2-16 11:37 | 只看该作者
猴版
anqier1 发表于 2012-2-15 18:01
什么事情？

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11楼
GoldSunMonkey| | 2012-2-16 11:37 | 只看该作者
非常感觉，再多问一名，此语法是XILINX自己的，还是Verilog通用的

6# 雪夜虫子
ifpga 发表于 2012-2-16 09:04
XILINX独有的：）

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12楼
bityoung| | 2012-2-16 16:44 | 只看该作者
试了下，不管用啊！是不是这样用啊：
在module前声明：（*keep={TRUE}*)
然后定义reg时：（*keep={TRUE}*) reg [7:0] reg_a  ；   
用法对吗？反正综合时没报错；但是我想要的信号还是被综合掉了！

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13楼
雪夜虫子| | 2012-2-16 18:17 | 只看该作者
本帖最后由 雪夜虫子 于 2015-7-23 09:34 编辑

...

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14楼
bityoung| | 2012-2-16 18:46 | 只看该作者
我用的是verilog，不是vhdl

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15楼
GoldSunMonkey| | 2012-2-16 20:50 | 只看该作者
https://bbs.21ic.com/icview-270141-1-1.html
参照该**

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16楼
bzy812| | 2014-3-24 10:23 | 只看该作者
GoldSunMonkey 发表于 2012-2-16 11:37
什么事情？

猴版，是这样的，现在要完成一个脉冲展宽的任务，要把随机过来的一个几ns的脉冲信号展宽到一定宽度~用时钟的话没有那么高频率的时钟，分辨精度太低了，并且很容易信号干扰到，所以我老板就说那就用非门吧，不用时钟了，串几个非门延时这个脉冲再用个锁存器把它展宽，可是现在问题就出现了...Lattice Isplever CPLD的东东实在是找不到怎么不让他优化，综合时直接就给我吧这些非门都优化掉了...怎么办呢...

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