乘法器的时钟裕量显示不够,请教怎么处理啊?

1万 · 2012-2-17 16:38

本帖最后由 nongfuxu 于 2012-2-17 19:43 编辑

请教,乘法器的时钟裕量不够,是怎么回事啊?
时钟是DCM输出的100MHz,乘法器是用MULTs,2级pipeline,芯片型号为spartan 3e 250 v100.

1万 · 2012-2-17 16:39

在线急等,请大圣和超人快点现身!

只看该作者 · 2012-2-17 17:12

2级pinple?啥意思？
如果是级联，中间插寄存器

1万 · 2012-2-17 17:45

2级pinple?啥意思？不好意思,写错了,应该是pipeline.
另外,
时序约束后,起先是到乘法器的clk网络的Slack不够,后面将2个乘法器,从由Mults生成改成从由LUTs生成后,这二个乘法器的时序裕量满足了,而2个RAM块却不满足了.
请教,究竟应该怎样进行时序约束才好啊!

1万 · 2012-2-17 17:49

对时钟,只能加全局约束,另外还能做什么呢?
时钟是由DCM将10MHz输入倍频到100MHz. DCM输出的时钟.
因为觉得ISE会自动添加全局驱动网络的,没有加上BUFG.

只看该作者 · 2012-2-17 18:54

1，生成时选择流水的时钟的最佳延时（在生成的选项中细细找）
2，或自己写乘法器，无符号的乘法器好办，有符号的比较困难些

1万 · 2012-2-17 19:39

等待中！

1万 · 2012-2-17 19:41

1，生成时选择流水的时钟的最佳延时（在生成的选项中细细找）
2，或自己写乘法器，无符号的乘法器好办，有符号的比较困难些

问题是clk 的裕量不足。怪怪的。

1万 · 2012-2-17 19:46

时钟是DCM输出的100MHz,,芯片型号为spartan 3e 250 v100.

乘法器,开始时是MULTs,2级pipeline，时序报告称乘法器的 clk 时序裕量不足。如上图所示。
后来将乘法器改成LUTs，3级pipeline，此时乘法器的 clk 时序裕量够了，而RAM块的 clk 时序裕量不够了。
头大中。

只看该作者 · 2012-2-17 21:13

将乘法器输出打一个时钟节拍在到RAM试试，

1万 · 2012-2-17 22:26

我现在真有点＂糊＂了．
当10MHz晶振输入到芯片,由DCM倍频到100MHz时,时钟周期约束中应该怎么写?
以下数据对吗?
#Created by Constraints Editor (xa3s100e-vqg100-4) - 2012/01/25
NET "clock_10MHz" TNM_NET = "clock_10MHz";
TIMESPEC TS_clock_10MHz = PERIOD "clock_10MHz" 10 ns HIGH 50% INPUT_JITTER 70 ps;

应该是" PERIOD "clock_10MHz" 10 ns " 还是 " PERIOD "clock_10MHz" 100 ns "?
:'(