请教应该怎样加约束?

发表于 2012-2-19 19:13

请教一个问题:
DCMl输出: clkfx = 100MHz和clkfx_180=100MHz不过相位差180度.
FPGA输出到DAC中,DAC需要FPGA提供data[11:0]和写入时钟. 我用clkfx作为系统时钟,即data[11:0]的时钟是clkfx, 用clkfx_180作为DAC的时钟.
请教应该怎样加约束.

发表于 2012-2-19 20:39

没有人理啦! 高手们在玩游戏?
:'(
这个问题网上其它地方都找不到答案. 是否大家都没有注意过?

发表于 2012-2-19 22:23

:time:

发表于 2012-2-19 22:48

如果只是一个时钟使用DCM产生的，约束输入的时钟及可。

发表于 2012-2-19 23:10

能否说具体点,主要是clkfx_180约束时间不知道怎么计算.
即DAC需要的触发脉冲DAC_clk是由clkfx_180作同步时钟产生的,对于DAC_CLK,该如何计算偏移值?

发表于 2012-2-20 08:32

几位版主显身说说吧!

发表于 2012-2-20 10:08

:time:

发表于 2012-2-20 10:24

路过看看的~

广西中小企业网

发表于 2012-2-20 11:12

这个版块,人气差?
ei ! :time:

发表于 2012-2-20 11:30

发表于 2012-2-20 11:32

只需要对DCM时钟输入进行约束。
不需要其产生的时钟进行约束

发表于 2012-2-20 12:05

:@ 无解!

发表于 2012-2-20 12:38

FPGA输出到DAC data[11:0]和写入时钟. 请教应该怎样施加"写入时钟的偏移约束".

发表于 2012-2-20 15:51

这个版块老火了。。 9# nongfuxu

发表于 2012-2-20 17:35

这个版块老火了。。

快乐出发,俺在这个版块烦恼的恼火了.

发表于 2012-2-20 18:15

发牢骚：要我说啊,这个版块,除了GSM还热心，责任，其它ＢＺ不知道干什么？但一个人的精力毕竟有限.
因为FPGＡ太专业又太偏,没有人带自己摸索太没劲了, 其它BZ们加点劲来.
:sleepy:

发表于 2012-2-20 18:49

对输入DCM的时钟做周期约束这是必需的。其他的没有什么要做了，在DAC的输入端，如果DAC使用的是同沿采样的话，DAC输入时钟（clk_180）与数据错开了180度的相位差，即时钟采样沿的各有约5ns，应该可以保证DAC的建立时间与保持时间。（PCB的数据线与时钟线应尽量等长不能差的太多）

发表于 2012-2-20 20:50

感谢Backkom80.
不加约束,这多2ns和少3ns没有办法估计. 应该施加一定的约束让这个延时在计算好的控制之内吧!

发表于 2012-2-20 20:56

本帖最后由 nongfuxu 于 2012-2-22 08:30 编辑

关键是想从版主那里学一招半式，对于ISE时序约束的关键之处他们不肯教！

高手们对关键问题避重就轻,轻轻点水.你说没有回答吧他回答你了.只是这样的回答你不明白他明白!:'(

发表于 2012-2-21 08:38

PCB的走线延时很短的，最常见的板子材料，1000mil约180ps的时间。时钟是100M，周期10ns，时钟前后有约5ns的时间，如果PCB走线不是特别变态的那种，是没有问题的。

请教应该怎样加约束?

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