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请教,用CPLD产生的波形,可否替代晶振?EPM240 + DM642的板子

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DSPdrive|  楼主 | 2012-2-21 09:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
1,我在改版一个电路板,概况如下:
          处理器是DM642,晶振用的50M;
          CPLD是EPM240,晶振用的2.048M;
          SDRAM用的晶振是25M;
          TW9910用的晶振是27M;
          网络芯片RTL8201用的晶振是25M;
2,现在新板想做改动如下:
      将DM642用的50M同时输入给EPM240,在EPM240里边做一个分频器,分出两路25M输出,分别提供给SDRAM和RTL8201。
      这样做的目的是可以节省两个晶振的成本,但是不知道这样提供的晶振,以后工作的稳定性是否可靠?请大家指教,谢谢!

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沙发
王紫豪| | 2012-2-23 00:30 | 只看该作者
当然可以。

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板凳
dqyubsh| | 2012-2-23 08:19 | 只看该作者
除了CPLD分频,还有一种用法,就是用可编程的时钟芯片,产生多个想要的时钟。

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地板
Backkom80| | 2012-2-23 09:48 | 只看该作者
用后者编程芯片,CPLD出来时钟偏移,抖动都很大

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5
hile| | 2012-2-23 10:11 | 只看该作者
要可靠性,不建议用编程的时钟芯片

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wxfxwk1986| | 2012-2-23 10:39 | 只看该作者
应该可以吧,不过稳定性不一定好。

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7
Backkom80| | 2012-2-23 11:19 | 只看该作者
没搞错吧,可编程的时钟芯片的可靠性会差。

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8
wangc111| | 2012-2-23 11:20 | 只看该作者
稳定性可能差些

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Backkom80| | 2012-2-23 16:51 | 只看该作者
晕,还是那句话,可编时钟芯片的可靠性,稳定性会差?你们编程编对了没有?就算退一步说,也比CPLD的分频出来的质量好。

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dqyubsh| | 2012-2-23 20:10 | 只看该作者
哈哈,真是见仁见智啊。这个帖子有意思。

一般可编程时钟芯片要用专门的编程器,我一直以为用的人挺少的,看来还是有人用过。希望用过的朋友具体说下优劣。

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Backkom80| | 2012-2-24 14:58 | 只看该作者
用如spi总线去配置时钟芯片内部的寄存器就可以了,不是所有的时钟芯片都要编程器。

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12
DSPdrive|  楼主 | 2012-2-27 09:01 | 只看该作者
出于保险考虑,还是决定用独立的晶振来工作,谢谢大家,这次长见识了!

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13
dqyubsh| | 2012-2-27 10:14 | 只看该作者
这是一个DSP系统,常见的用法是用DSP产生SDRAM等外设的时钟,这样做的目的是使SDRAM频率是软件可调的。还有一个原因,一旦DSP挂了,任凭再强壮的外设也没戏了。我倒是觉得用DSP控制CPLD,从而产生可控时钟是一条不错的途径。

如果有两个处理器,时钟分开倒是可以理解的。

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14
DSPdrive|  楼主 | 2012-2-27 10:30 | 只看该作者
这是一个DSP系统,常见的用法是用DSP产生SDRAM等外设的时钟,这样做的目的是使SDRAM频率是软件可调的。还有一个原因,一旦DSP挂了,任凭再强壮的外设也没戏了。我倒是觉得用DSP控制CPLD,从而产生可控时钟是一条不错 ...
dqyubsh 发表于 2012-2-27 10:14

你好,谢谢你的方法!我有一点不太明白,“用DSP控制CPLD,从而产生可控时钟”,这句话的意思是DSP软件产生一个固定时钟,给CPLD,CPLD再做处理分出不同的时钟吗?

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dqyubsh| | 2012-2-27 11:04 | 只看该作者
这是两者情况,SDRAM的速率由DSP PLL产生,它可以由DSP调整。而那些需要固定频率的外设,如网卡、USB之类的,它的每个0/1电平都有固定周期,自然要一个恒定的时钟。这时候再用DSP软件输出时钟,怎么弄?定时器显然不行,它是会被打断的。用PLL,关键看PLL有没有时钟给你用了。一般会用固定的,至少是CPLD直接分频的。

我说的DSP控制CPLD输出时钟,是指CPLD接固定时钟,DSP通过设置CPLD,从而让CPLD输出不同的频率。这种情况应用在,比如我要测试一个计数单元,给这个计数单元提供几种不同频率,当然这个最好的办法是用DSP控制CPLD分频,总不能接一堆晶振,然后开关选吧。

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Backkom80| | 2012-2-27 13:24 | 只看该作者
乱搞吧,都懂不懂cpld的啊,CPLD、FPGA这类芯片时钟分频用计数器方式,时钟质量如何保证。全在谈功能,光看个功能有毛用。杯具,对FPGA、CPLD的底层结构估计基本不懂。

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17
DSPdrive|  楼主 | 2012-2-28 09:28 | 只看该作者
16# Backkom80
谢谢这位朋友的指教,我是真不懂CPLD,刚刚接触,有什么不对之处,可以直言不讳,我不怕见笑,多向你们学习,才能进步!

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Backkom80| | 2012-2-28 12:35 | 只看该作者
FPGA或CPLD用计数器方式分频出的时钟质量不好,抖动偏移等问题多多(这主要对其结构有关),建意用独立的可编程时钟芯片。

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