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quartus 里用verilog编程，'timescale为什么不能使用？

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漫步21世纪|  楼主 | 2012-2-22 16:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Quartus, times, verilog编程, SCALE
如题，如果不能使用，那么怎么设置延时

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沙发
wangc111| | 2012-2-22 16:54 | 只看该作者
等高手解决

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板凳
Backkom80| | 2012-2-22 20:58 | 只看该作者
'timescale，是仿真用的，不能用在RTL级表延时。

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地板
xia_os| | 2012-2-24 20:32 | 只看该作者
'timescale是仿真用的，在RTL的综合工具里面是被忽略的；

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5楼
hustliupeng| | 2012-3-10 12:56 | 只看该作者
如果要延时的话，可以用计数器。

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6楼
GoldSunMonkey| | 2012-3-10 20:07 | 只看该作者
如果仿真可以使用，如果是综合电路，不可以

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7楼
可木| | 2012-3-13 23:08 | 只看该作者
如果仿真可以使用，如果是综合电路，不可以
GoldSunMonkey 发表于 2012-3-10 20:07

猴哥说的对，timescale只能用于仿真，若程序需要可用计数器

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8楼
Backkom80| | 2012-3-15 12:50 | 只看该作者
嘻嘻，:lol

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