嵌入式常见错误与经验点评

redbat_228 · 发表于 2012-2-28 17:46

现象一：这些拉高/拉低的电阻用多大的阻值关系不大，就选个
整数5K吧？
点评：市场上不存在5K的阻值，最接近的是4.99K（精度1%），
其次是5.1K（精度5%），其成本分别比精度为20%的4.7K高4倍
和2倍。20%精度的电阻阻值只有1、1.5、2.2、3.3、4.7、6.8
几个类别（含10的整数倍）；类似地，20%精度的电容也只有以
上几种值，如果选了其它的值就必须使用更高的精度，成本就
翻了几倍，却不能带来任何好处。

发表于 2012-2-28 17:47

现象二：面板上的指示灯选什么颜色呢？我觉得蓝色比较特
别，就选它吧？
点评：其它红绿黄橙等颜色的不管大小（5MM以下）封装如何，
都已成熟了几十年，价格一般都在5毛钱以下，而蓝色却是近三
四年才发明的东西，技术成熟度和供货稳定度都较差，价格却
要贵四五倍。目前蓝色指示灯只用在不能用其它颜色替代的场
合，如显示视频信号等

发表于 2012-2-28 17:47

现象三：这点逻辑用74XX的门电路搭也行，但太土，还是用
CPLD吧，显得高档多了？
点评：74XX的门电路只几毛钱，而CPLD至少也得几十块，
（GAL/PAL虽然只几块钱，但公司不推荐使用）。成本提高了N
倍不说，还给生产、文档等工作增添数倍的工作。

发表于 2012-2-28 17:47

现象四：我们的系统要求这么高，包括MEM、CPU、FPGA等所有
的芯片都要选最快的？
点评：在一个高速系统中并不是每一部分都工作在高速状态，
而器件速度每提高一个等级，价格差不多要翻倍，另外还给信
号完整性问题带来极大的负面影响。

发表于 2012-2-28 17:48

现象五：这板子的PCB设计要求不高，就用细一点的线，自动布
吧？
点评：自动布线必然要占用更大的PCB面积，同时产生比手动布
线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑
的因素除了商务因素外，就是线宽和过孔数量，它们分别影响
到PCB的成品率和钻头的消耗数量，节约了供应商的成本，也就
给降价找到了理由。

发表于 2012-2-28 17:48

现象六：程序只要稳定就可以了，代码长一点，效率低一点不
是关键？
点评：CPU的速度和存储器的空间都是用钱买来的，如果写代码
时多花几天时间提高一下程序效率，那么从降低CPU主频和减少
存储器容量所节约的成本绝对是划算的。CPLD/FPGA设计也类
似。

发表于 2012-2-28 17:51

第二部分低功耗设计常见错误电平

发表于 2012-2-28 17:51

现象一：我们这系统是220V供电，就不用在乎功耗问题了？
点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低
了电源模块及散热系统的成本、由于电流的减小也减少了电磁
辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应
延长（半导体器件的工作温度每提高10度，寿命则缩短一
半）。

发表于 2012-2-28 17:51

现象二：这些总线信号都用电阻拉一下，感觉放心些？
点评：信号需要上下拉的原因很多，但也不是个个都要拉。上
下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但
拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常
是地址数据各32位，可能还有244/245隔离后的总线及其它信
号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用几
毛钱一度电的观念来对待这几瓦的功耗）。

发表于 2012-2-28 17:53

现象三：CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空
着吧，以后再说？
点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能
成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电
路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的
电流，所以最好的办法是设成输出（当然外面不能接其它有驱
动的信号）。

发表于 2012-2-28 17:54

现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧？
点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，
所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100
倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方
法。

发表于 2012-2-28 17:55

现象五：这些小芯片的功耗都很低，不用考虑？
点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由
引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不
到1毫安，但它的指标是每个脚可驱动60毫安的负载（如匹配几
十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA，当然
只是电源电流这么大，热量都落到负载身上了。

发表于 2012-2-28 17:56

现象六：存储器有这么多控制信号，我这块板子只需要用OE和
WE信号就可以了，片选就接地吧，这样读操作时数据出来得快
多了？
点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）
将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯
片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽
度。

发表于 2012-2-28 17:57

现象七：这些信号怎么都有过冲啊？只要匹配得好，就可消除
了？
点评：除了少数特定信号外（如100BASE-T、CML），都是有过
冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非
要匹配得最好。象TTL的输出阻抗不到50欧姆，有的甚至20欧
姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功
耗是无法接受的，另外信号幅度也将小得不能用，再说一般信
号在输出高电平和输出低电平时的输出阻抗并不相同，也没办
法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做
到过冲可以接受即可。

发表于 2012-2-28 17:59

现象八：降低功耗都是硬件人员的事，与软件没关系？
点评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一
个芯片的访问、每一个信号的翻转差不多都由软件控制的，如
果软件能减少外存的访问次数（多使用寄存器变量、多使用内
部CACHE等）、及时响应中断（中断往往是低电平有效并带有上
拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出
很大的贡献。

发表于 2012-2-28 18:01

第三部分系统效率的常见错误与电平

发表于 2012-2-28 18:01

现象一：这主频100M的CPU只能处理70%，换200M主频的就没事了？
点评：系统的处理能力牵涉到多种多样的因素，在通信业务中其瓶
颈一般都在存储器上，CPU再快，外部访问快不起来也是徒劳。

发表于 2012-2-28 18:01

现象二：CPU用大一点的CACHE，就应该快了？
点评：CACHE的增大，并不一定就导致系统性能的提高，在某些
情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的
数据必须得到多次重复使用才会提高系统效率。所以在通信系
统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部
分存储空间，如堆栈部分。同时也要求程序设计要兼顾CACHE的
容量及块大小，这涉及到关键代码循环体的长度及跳转范围，
如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，
那就惨了。

发表于 2012-2-28 18:03

现象三：这么多任务到底是用中断还是用查询呢？还是中断快
些吧？
点评：中断的实时性强，但不一定快。如果中断任务特别多的
话，这个没退出来，后面又接踵而至，一会儿系统就将崩溃
了。如果任务数量多但很频繁的话，CPU的很大精力都用在进出
中断的开销上，系统效率极为低下，如果改用查询方式反而可
极大提高效率，但查询有时不能满足实时性要求，所以最好的
办法是在中断中查询，即进一次中断就把积累的所有任务都处
理完再退出。

发表于 2012-2-28 18:09

现象四：存储器接口的时序都是厂家默认的配置，不用修改
的？
点评：BSP对存储器接口设置的默认值都是按最保守的参数设置
的，在实际应用中应结合总线工作频率和等待周期等参数进行
合理调配。有时把频率降低反而可提高效率，如RAM的存取周期
是70ns，总线频率为40M时，设3个周期的存取时间，即75ns即
可；若总线频率为50M时，必须设为4个周期，实际存取时间却
放慢到了80ns。

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