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回复--CMOS电路中的闩锁效应!

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xukun977|  楼主 | 2021-3-18 19:03 | 显示全部楼层


首先要搞清楚,CMOS工艺是为什么电路准备的???

现在是数字电路的时代,主流半导体工艺都是为数字电路量身定做的,拼命优化数字电路的性能,尺寸越来越小,几乎不管模拟电路的死活,

所以模拟电路设计就太难了,巧妇难为无米之炊,除了廉价的管子可以大量使用,其它的大阻值电阻、电容、稳压管等,全都没有,所以模拟电路设计是超级难的,难就难在是在夹缝中生长的。

大家要知道,随着管子尺寸的缩小,数字电路性能越来越高,但是模拟电路性能就越来 越差了,例如点35工艺下MOS管还能遵循一点平方律,18nm下几乎是线性的。

如果使用专门的模拟电路工艺,例如双极性工艺,成本无疑是高的,性能好但价格高,照样可能没市场。

正是因为模拟电路设计很难,所以才把模拟电路设计称为art-----艺术!





知道CMOS工艺是为数字电路准备的,那么数字电路中最基本的单元,就是反相器,如下图所示:



8396605331b78ebc1.png









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xukun977|  楼主 | 2021-3-18 19:07 | 显示全部楼层
本帖最后由 xukun977 于 2021-3-18 19:14 编辑

现在问题转化为:在n-型衬底上,怎么同时做PMOS和NMOS?


PMOS可以直接做在衬底上,如下图所示,一次做P+扩散,完成了源极和漏极,再做一次n+扩散,P管的衬底就有了:


976366053342a858bb.png


但是NMOS就没法直接做了:


671136053351899ee6.png



如上图所示,NMOS栅极下面没有P型沟道。


所以要做一个P阱,为NMOS管提供P沟道,如下图红色框所示:

919916053356b0fc91.png



NMOS和PMOS管设计好了,然后把电极连接成反相器结构,电路就完成了:


71913605335e52fca6.png






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xukun977|  楼主 | 2021-3-18 19:17 | 显示全部楼层
本帖最后由 xukun977 于 2021-3-18 19:23 编辑


设计完之后,看比较隐蔽的寄生器件问题。

1,由于n-和P阱都是低浓度掺杂,电阻率较高,所以要考虑两个寄生电阻R1和R2:


749126053366f041df.png


另外,还有两个PNP和NPN寄生管:


319460533733241d3.png




把这些寄生元件拿出来,画成电路图:



23480605337c05cfff.png



从电路图上可以容易看出,两个管子构成了正反馈环,当环路增益大于1时(由电阻值和管子的参数如β确定),电路就会发生自锁现象。








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gaohq| | 2021-3-18 20:20 | 显示全部楼层
如何避免闩锁?避免正反馈?

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hbxhang68| | 2021-3-18 20:28 | 显示全部楼层
mark

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xukun977|  楼主 | 2021-3-18 20:34 | 显示全部楼层
gaohq 发表于 2021-3-18 20:20
如何避免闩锁?避免正反馈?



原因找到了,理论上就容易解决了。

1,优化工艺,让两个管子的电流增益α之和,小于1,进而让环路增益很小。

2,添加保护环,破坏掉正反馈结构。

3,去耦------串一大电阻或并联一个小电阻。

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xukun977|  楼主 | 2021-3-18 20:49 | 显示全部楼层
本帖最后由 xukun977 于 2021-3-18 20:52 编辑

以前我在论坛上,以及群里,详细分析过“负阻”,同志们只需花半小时时间吸收消化一下,你的内功瞬间暴增几十倍。

但是可能听起来太简单了,大家都没感觉,但是你以后碰到相关问题时,才能意识到无形中早已懂了。


例如我在群里说过:当环路增益小于1、等于1、大于1时,所对应的伏安特性线段:



2315460534b77beb77.png


如上图所示,环路增益等于1,是垂直的线段;当环路增益大于1,呈现出负阻。



只要懂这一点东西,模拟电路非线性部分,你已经搞定了半壁江山。

包括SCR、单结晶体管等,以及这里闩锁效应等效电路,其伏安特性曲线都是一样的:



253060534c08f0bca.png



只要伏安特性相同,那么分析的方法就完全一致,所以懂一个电路,无形中就懂得了一大堆电路的工作原理。



由于这个曲线我们以前分析过好多次,只不过现在换个名词---闩锁效应而已,现在没有兴趣再分析了,问题就讨论到这儿。


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xukun977|  楼主 | 2021-3-18 21:02 | 显示全部楼层
本帖最后由 xukun977 于 2021-3-18 21:09 编辑

不过可以训练一下,如何找隐形的寄生三极管:


如下图,P型衬底上做n型外延层,同时周围做隔离NPN管的P阱,然后可以做出期望的元件NPN晶体管,如下图用黑笔画出的管子。

150160534efa27eb7.png


现在,请找出另一个隐藏的三极管?


这个PNP隐藏在这儿:

2101460535027cf213.png


大家可以想象一下,如何衬底,也就是寄生PNP管的发射极,如果接高电平,那么对NPN管有何影响?


由于实际的半导体工艺中,情况更加复杂,寄生元件隐藏的很深,不容易发现,一旦寄生元件工作,很有可能导致本该正常工作的电路出现故障,进而导致流片失败,这种情况是很常见的,所以流片一般不敢找新手,怕浪费十几万的流片费用,不值!


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lvyunhua| | 2021-3-19 09:08 | 显示全部楼层
路过学习一下

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hk6108| | 2021-3-20 23:00 | 显示全部楼层
橘色区(本来是 衬底层)与绿色区,组成「可控硅」的 集电结,
uplatch.png
COMS 充当了「发射极」,在正常情况下,CMOS 的载流子是扩散不到「集电结」去的。

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hk6108| | 2021-3-21 01:08 | 显示全部楼层
谷歌搜到的都是P衬底,
不过,衬底不管P或N ,原理都一样,效果也相同。

CMOS闩锁.jpg

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Love安呐老哥| | 2021-3-21 13:26 | 显示全部楼层
xukun977 发表于 2021-3-18 19:07
现在问题转化为:在n-型衬底上,怎么同时做PMOS和NMOS?

画反了吧,一般是p衬底

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hk6108 2021-3-21 17:41 回复TA
把衬底层砍了,折叠,就是我的图。 
hk6108| | 2021-3-21 17:37 | 显示全部楼层
Love安呐老哥 发表于 2021-3-21 13:26
画反了吧,一般是p衬底

都可以,原理一样,效果也相同。

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